基于FPGA的智能作息時(shí)間系統(tǒng)設(shè)計(jì)

嵌入式原理與應(yīng)用期末課程設(shè)計(jì)PAGEPAGE3《智能作息時(shí)間系統(tǒng)》論文課題：智能作息時(shí)間系統(tǒng)班級(jí)：10集成姓名：….學(xué)號(hào)：…指導(dǎo)老師：……………摘要智能作息時(shí)間系統(tǒng)為學(xué)校上下課時(shí)間的準(zhǔn)確控制提供了很大的便利，同時(shí)在工廠、辦公室等場(chǎng)合也起到了提醒人們時(shí)間的作用，因此該系統(tǒng)的設(shè)計(jì)有一定的實(shí)用意義。本設(shè)計(jì)采用基于現(xiàn)場(chǎng)可編程門陣列（FPGA）的方法，底層模塊采用硬件描述語(yǔ)言（HDL）設(shè)計(jì)，不僅能對(duì)時(shí)、分、秒正常計(jì)時(shí)和顯示，而且還可對(duì)起床鈴、熄燈鈴時(shí)間的設(shè)定，上下課時(shí)間響鈴，整點(diǎn)響鈴等，報(bào)警時(shí)間可在1至9秒自由設(shè)定。系統(tǒng)主芯片采用美國(guó)Altera公司的EP2C35F672C6器件。該系統(tǒng)主要由計(jì)時(shí)模塊、控制模塊、響鈴模塊、定時(shí)模塊、LCD顯示模塊等模塊組成，由按鍵進(jìn)行時(shí)鐘的復(fù)位、校時(shí)、整點(diǎn)響鈴啟停等。通過(guò)仿真驗(yàn)證及實(shí)際測(cè)試，該系統(tǒng)能夠正常計(jì)時(shí)、定時(shí)報(bào)警、報(bào)警時(shí)長(zhǎng)設(shè)定等功能，可為日常作息提供準(zhǔn)確、便捷的提醒。系統(tǒng)運(yùn)行穩(wěn)定，設(shè)計(jì)方法可行。關(guān)鍵詞：智能作息時(shí)間系統(tǒng)現(xiàn)場(chǎng)可編程門陣列硬件描述語(yǔ)言索要整個(gè)工程添加QQ:276162016第一章緒論1.1選題目的當(dāng)今社會(huì)，電子技術(shù)的應(yīng)用無(wú)處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。因此我們需要一個(gè)定時(shí)系統(tǒng)來(lái)提醒這些忙碌的人。數(shù)字化的時(shí)鐘給人們帶來(lái)了極大的方便。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)時(shí)鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，學(xué)校智能作息時(shí)間系統(tǒng)就是以時(shí)鐘為基礎(chǔ)的，在平時(shí)校園生活中是必不可少的工具。智能作息時(shí)間系統(tǒng)的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了時(shí)鐘原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以時(shí)鐘數(shù)字化為基礎(chǔ)的。如今電子產(chǎn)品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低，同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。因此，基于FPGA研究時(shí)鐘及擴(kuò)展應(yīng)用，有著非?，F(xiàn)實(shí)的意義。1.2QuartusⅡ設(shè)計(jì)步驟QuartusII是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計(jì)輸入形式。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程[4]。其設(shè)計(jì)流程包括設(shè)計(jì)輸入、編譯、仿真與定時(shí)分析、編程與驗(yàn)證。設(shè)計(jì)輸入包括原理圖輸入、HDL文本輸入、EDIF網(wǎng)表輸入、波形輸入等幾種方式。編譯時(shí)要根據(jù)設(shè)計(jì)要求設(shè)定編譯方式和編譯策略，然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，供分析、仿真和編程使用。設(shè)計(jì)完成后需要進(jìn)行仿真，可以測(cè)試設(shè)計(jì)的邏輯功能和延時(shí)特性。最后可以用得到的編程文件通過(guò)編程電纜配置PLD，進(jìn)行在線測(cè)試。在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重新測(cè)試。1.3VHDL特點(diǎn)硬件描述語(yǔ)言HDL（HardwareDescriptionLanguage）誕生于1962年。與SDL（SoftwareDescriptionLanguage）相似，經(jīng)歷了從機(jī)器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級(jí)語(yǔ)言（HDL）的過(guò)程[5]。HDL是用形式化的方法描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。HDL和原理圖是兩種最常用的數(shù)字硬件電路描述方法，HDL設(shè)計(jì)法具有更好的可移植性、通用性和模塊劃分與重用性的特點(diǎn)，在目前的工程設(shè)計(jì)開發(fā)流程是基于HDL的[6]。在目前的工程設(shè)計(jì)中被廣泛使用。所以，我們?cè)谑褂肍PGA設(shè)計(jì)數(shù)字電路時(shí)，其開發(fā)流程是基于HDL的。VHDL描述數(shù)字電路系統(tǒng)設(shè)計(jì)的行為、功能、輸入和輸出。它在語(yǔ)法上與現(xiàn)代編程語(yǔ)言相似，比如C語(yǔ)言。應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn):功能強(qiáng)大、可移植性、獨(dú)立性、可操作性、靈活性。第二章系統(tǒng)方案設(shè)計(jì)2.1設(shè)計(jì)方案采用基于FPGA的EDA計(jì)數(shù)設(shè)計(jì)。智能作息時(shí)間系統(tǒng)結(jié)構(gòu)組成中的數(shù)字部分可全部在FPGA內(nèi)部完成，底層模塊可以采用HDL語(yǔ)言或者軟件中的庫(kù)元件。這種設(shè)計(jì)方法可使得系統(tǒng)的集成度提高，抗干擾能力也相應(yīng)提高。控制器底層模塊采用硬件描述語(yǔ)言設(shè)計(jì)，頂層模塊設(shè)計(jì)方法采用原理圖方式；打鈴器具有計(jì)時(shí)功能，能對(duì)時(shí)、分、秒正常計(jì)時(shí)和顯示；又具有定時(shí)打鈴功能，當(dāng)設(shè)定的打鈴時(shí)間與學(xué)校上下課時(shí)間點(diǎn)相同時(shí)打鈴；并且計(jì)時(shí)時(shí)間、定時(shí)時(shí)間、打鈴時(shí)長(zhǎng)（1S~9S內(nèi)）自由設(shè)置和調(diào)整，其數(shù)據(jù)信息通過(guò)LCD顯示。振蕩器產(chǎn)生穩(wěn)定的50MHZ高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計(jì)數(shù)個(gè)位器滿10后向十位進(jìn)位，秒計(jì)數(shù)器十位滿6后向分計(jì)數(shù)器個(gè)位進(jìn)位，分計(jì)數(shù)器個(gè)位器滿10后向十位進(jìn)位，分計(jì)數(shù)器十位滿6后向小時(shí)計(jì)數(shù)器滿12后向am_pm進(jìn)位，計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)數(shù)器的輸出送LCD1602顯示。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘清零信號(hào)。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，晶振頻率為50MHz，經(jīng)過(guò)分頻可得到秒脈沖信號(hào)?？傮w設(shè)計(jì)框圖如下圖總體設(shè)計(jì)框圖2.2分頻模塊設(shè)計(jì)晶體振蕩器是構(gòu)成數(shù)字時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過(guò)它，其它頻率段的信號(hào)均會(huì)被它所衰減，而且振蕩信號(hào)的頻率與振蕩電路中的R、C元件的數(shù)值無(wú)關(guān)。因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。本設(shè)計(jì)FPGA外部使用的是50MHz晶振，在其內(nèi)部再根據(jù)需要進(jìn)行分頻。如下圖所示為分頻模塊連接圖。分頻模塊分別產(chǎn)生1kHZ、10HZ、1HZ脈沖信號(hào)。其中1KHZ作為lcd1602讀寫時(shí)鐘信號(hào)，10HZ為lcd1602刷新頻率，1HZ作為時(shí)鐘基準(zhǔn)時(shí)鐘信號(hào)。2.3時(shí)鐘模塊設(shè)計(jì)時(shí)鐘模塊是智能作息時(shí)間系統(tǒng)最基本的模塊，主要實(shí)現(xiàn)基本計(jì)時(shí)、調(diào)時(shí)、調(diào)分功能，包括秒計(jì)數(shù)模塊、分計(jì)數(shù)模塊、時(shí)計(jì)數(shù)模塊，上下午計(jì)時(shí)模塊。2.3.1秒計(jì)數(shù)模塊下圖為秒計(jì)數(shù)模塊符號(hào)圖和功能仿真圖。輸入端口reset是秒計(jì)數(shù)模塊的清零信號(hào)，en是整個(gè)數(shù)字中的使能信號(hào)，高電平有效；clk脈沖輸入端口，外接分頻模塊頻率為1Hz的時(shí)鐘信號(hào)；second_L輸出端口是秒時(shí)鐘的低位，second_H輸出端口是秒時(shí)鐘的高位，；cout端口是進(jìn)位輸出端口，當(dāng)秒計(jì)數(shù)高位到5時(shí)向分鐘進(jìn)位，輸出高電平，其它時(shí)候輸出低電平。秒計(jì)數(shù)模塊符號(hào)圖秒計(jì)數(shù)模塊波形仿真圖2.3.2分計(jì)數(shù)模塊下圖所示為分計(jì)數(shù)模塊符號(hào)圖。輸入端口reset是分計(jì)數(shù)模塊的復(fù)位信號(hào)，en是整個(gè)數(shù)字中的使能信號(hào)，高電平有效；clk是脈沖輸入端口；sel是片選信號(hào)，load是預(yù)置數(shù)使能信號(hào)，minite_out_L[3..0]是分計(jì)時(shí)的低位，minite_out_H[2..0]是分計(jì)時(shí)的高位；cout端口是進(jìn)位輸出端口，接時(shí)計(jì)數(shù)的clk作為時(shí)鐘輸入，當(dāng)分高位計(jì)數(shù)到5時(shí)輸出高電平，其它時(shí)候輸出低電平。分計(jì)數(shù)模塊符號(hào)圖下圖所示為分計(jì)數(shù)模塊波形仿真圖。給clk一定時(shí)鐘信號(hào)之后，reset高電平復(fù)位，每次達(dá)到時(shí)鐘脈沖上升沿時(shí)，分計(jì)數(shù)低位min0計(jì)一個(gè)數(shù)，計(jì)到9時(shí)向高位進(jìn)位，當(dāng)計(jì)到59時(shí)，模塊進(jìn)位輸出cout產(chǎn)生一個(gè)脈沖信號(hào)，當(dāng)sel，和load同時(shí)為高時(shí)完成預(yù)置功能，由仿真圖可知此模塊設(shè)計(jì)滿足設(shè)計(jì)要求。分計(jì)數(shù)模塊波形仿真圖2.3.3時(shí)計(jì)數(shù)模塊下圖所示為時(shí)計(jì)數(shù)模塊符號(hào)圖。輸入端口reset是時(shí)計(jì)數(shù)模塊的復(fù)位信號(hào)，en是整個(gè)數(shù)字中的使能信號(hào)，高電平有效；clk是計(jì)時(shí)脈沖輸入端口；load，sel為預(yù)置數(shù)使能端，高電平時(shí)講輸入數(shù)據(jù)加載到輸出端，hour_out_L[3..0]是計(jì)時(shí)的低位，hour_out_H[1..0]是計(jì)時(shí)的高位,select_en是計(jì)時(shí)高位反饋到低位的控制信號(hào)，當(dāng)高位輸出0時(shí)，低位位十進(jìn)制計(jì)數(shù)器，高位輸出為1時(shí)，低位為二進(jìn)制計(jì)數(shù)器。時(shí)計(jì)數(shù)模塊符號(hào)圖時(shí)計(jì)數(shù)模塊波形仿真圖如下圖所示。clk接分計(jì)時(shí)模塊的進(jìn)位輸出，給定時(shí)鐘信號(hào)，reset高電平復(fù)位，每次達(dá)到時(shí)鐘脈沖上升沿時(shí)，時(shí)計(jì)數(shù)低位計(jì)一個(gè)數(shù)，計(jì)到9時(shí)向高位進(jìn)位，當(dāng)計(jì)到12時(shí)，高、低都變?yōu)榱?，?jì)數(shù)重新開始，進(jìn)位輸出高電平，使上下午翻轉(zhuǎn)，當(dāng)sel，和load同時(shí)為高時(shí)完成預(yù)置功能，由仿真圖可知此模塊設(shè)計(jì)滿足設(shè)計(jì)要求。時(shí)計(jì)數(shù)模塊波形仿真圖2.4時(shí)間調(diào)整模塊設(shè)計(jì)下圖所示為調(diào)時(shí)模塊符號(hào)圖。本設(shè)計(jì)的調(diào)時(shí)模塊使用多選一，一選多多路復(fù)用電路，mode_sel[5..0],和shift_SEL[4..0]為選擇信號(hào)，根據(jù)選擇信號(hào)的不同可選擇調(diào)整對(duì)時(shí)間，起床鈴時(shí)間，熄燈鈴時(shí)間，打鈴時(shí)長(zhǎng)和間隙時(shí)長(zhǎng)進(jìn)行調(diào)整。調(diào)時(shí)模塊符號(hào)圖2.5時(shí)間寄存器模塊設(shè)計(jì)下圖所示為時(shí)間寄存器，存儲(chǔ)打鈴的所有時(shí)間，如起床鈴時(shí)間，熄燈鈴時(shí)間，上下課時(shí)間，打鈴時(shí)長(zhǎng)等。時(shí)間寄存器模塊符號(hào)圖2.6鬧鈴時(shí)間模塊設(shè)計(jì)下圖是一個(gè)多選一，多路復(fù)用器，用于找出離當(dāng)前時(shí)間最近的下一個(gè)響鈴時(shí)間。鬧鈴時(shí)間模塊符號(hào)圖2.7鬧鈴時(shí)間模塊設(shè)計(jì)下圖為響鈴模塊符號(hào)圖左邊的為鬧鐘控制模塊，負(fù)責(zé)將當(dāng)前時(shí)間與響鈴時(shí)間進(jìn)行比較，并判斷出是起床鈴、熄燈鈴、上下課響鈴或是整點(diǎn)報(bào)時(shí)。右圖則根據(jù)不同的響鈴類型輸出不同的波形，從而控制不同的響鈴輸出。響鈴模塊符號(hào)響鈴波形仿真圖2.8顯示模塊設(shè)計(jì)對(duì)于本學(xué)校作息系統(tǒng)的設(shè)計(jì)，必不可少的就是顯示模塊的設(shè)計(jì)，因?yàn)楦鶕?jù)設(shè)計(jì)要求，時(shí)鐘的計(jì)時(shí)顯示、鬧鐘的時(shí)間設(shè)定、蜂鳴器報(bào)警時(shí)長(zhǎng)的設(shè)定，都需要顯示，設(shè)計(jì)中使用LCD1602來(lái)顯示，第一行顯示時(shí)間，第二行顯示最靠近該時(shí)間的響鈴時(shí)間。在調(diào)整模式下時(shí)，通過(guò)多路復(fù)用器可分別在第二行顯示各個(gè)參數(shù)數(shù)值。下圖為L(zhǎng)CD1602顯示的模塊符號(hào)圖顯示模塊符號(hào)圖頂層設(shè)計(jì)3.1原理圖：3.2對(duì)應(yīng)引腳鎖定：3.3頂層設(shè)計(jì)功能仿真圖：（LCD_date[7..0]為液晶屏數(shù)據(jù)口）3.4頂層設(shè)計(jì)時(shí)序仿真圖：（LCD_date[7..0]為液晶屏數(shù)據(jù)口）3.5在SignalTap中仿真波形圖。說(shuō)明：second_H為秒十位，second_L為秒個(gè)位，minite_H為分十位，minite_L為分個(gè)位，Hour_H為時(shí)十位，hour_L為時(shí)個(gè)位，am_pm為上下午位，0表示上午，1表示下午。alarm接蜂鳴器，高電平響鈴。下圖為起床鈴（上午6：10）SignalTap中仿真波形圖：下圖為上下課鈴（上午8:00）SignalTap中仿真波形圖：下圖為整點(diǎn)鈴SignalTap（上午10:00）中仿真波形圖：3.5作息時(shí)間表表一：作息時(shí)間表上午時(shí)間下午時(shí)間晚上時(shí)間起床6:10熄燈10:50第一節(jié)8:00~8:50第一節(jié)2:30~3:20第一節(jié)7:10~8:50第二節(jié)9:00~9:50第二節(jié)3:30~4:20第三節(jié)10:10~11:00第三節(jié)4:30~5:20第四節(jié)11:10~12:00第四章實(shí)驗(yàn)結(jié)果分析4.1測(cè)試過(guò)程將設(shè)計(jì)程序下載到實(shí)驗(yàn)箱上（DE2板）進(jìn)行實(shí)際測(cè)試，以下為實(shí)際測(cè)試過(guò)程：說(shuō)明:LCD第一行左邊（Y/N）表示整點(diǎn)響鈴開/關(guān)標(biāo)志，后面時(shí)間為當(dāng)前時(shí)間，第二行時(shí)間為系統(tǒng)設(shè)定的最靠近當(dāng)前時(shí)刻的響鈴時(shí)間，整個(gè)調(diào)整的過(guò)程中，第一行顯示不變，都為當(dāng)前時(shí)間，第二行依次顯示起床鈴，熄燈鈴，響鈴時(shí)長(zhǎng)，間隙時(shí)長(zhǎng)下圖所示為實(shí)際測(cè)試圖一。當(dāng)前狀態(tài)為正常計(jì)時(shí)狀態(tài)下圖所示為實(shí)際測(cè)試圖二。當(dāng)前狀態(tài)為時(shí)間調(diào)整狀態(tài)，調(diào)整某位時(shí)，對(duì)應(yīng)位光標(biāo)閃爍。下圖所示為實(shí)際測(cè)試圖三。當(dāng)前狀態(tài)為起床鈴調(diào)整狀態(tài)調(diào)整某位時(shí)，對(duì)應(yīng)位光標(biāo)閃爍。下圖所示為實(shí)際測(cè)試圖四。當(dāng)前狀態(tài)為熄燈鈴調(diào)整狀態(tài)調(diào)整某位時(shí)，對(duì)應(yīng)位光標(biāo)閃爍。下圖所示為實(shí)際測(cè)試圖五。當(dāng)前狀態(tài)為響鈴時(shí)長(zhǎng)調(diào)整狀態(tài)調(diào)整某位時(shí)，對(duì)應(yīng)位光標(biāo)閃爍。下圖所示為實(shí)際測(cè)試圖六。當(dāng)前狀態(tài)為響鈴間隙調(diào)整狀態(tài)調(diào)整某位時(shí)，對(duì)應(yīng)位光標(biāo)閃爍。4.2測(cè)試說(shuō)明最終結(jié)果與預(yù)期效果基本一致，時(shí)、分、秒能夠正常計(jì)數(shù)并可調(diào)節(jié)時(shí)間，學(xué)校上下課時(shí)間打鈴功能正常，并且可以通過(guò)按鍵調(diào)整作息時(shí)間以及報(bào)警時(shí)長(zhǎng)。在設(shè)計(jì)過(guò)程中，更加熟悉了利用QuartusII軟件進(jìn)行原理圖繪制的方法，硬件描述語(yǔ)言VHDL的編寫模塊的技巧等，并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問(wèn)題和缺陷，從而進(jìn)行程序的修改和完善。在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。再加上器件對(duì)信號(hào)的延時(shí)等問(wèn)題，實(shí)際下載到實(shí)驗(yàn)箱上后會(huì)出現(xiàn)一系列的問(wèn)題，因此仿真圖和電路連接圖還是有一定區(qū)別的。該設(shè)計(jì)重點(diǎn)在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來(lái)，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足?？偟膩?lái)說(shuō)，通過(guò)這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了實(shí)驗(yàn)的動(dòng)手能力，對(duì)打鈴器的工作原理也有了更加透徹的理解。4.3結(jié)果分析從實(shí)際系統(tǒng)測(cè)試可知，學(xué)校智能作息時(shí)間系統(tǒng)滿足設(shè)計(jì)要求，通過(guò)復(fù)位按鍵可對(duì)系統(tǒng)進(jìn)行復(fù)位，可實(shí)現(xiàn)基本時(shí)鐘的顯示及調(diào)時(shí)調(diào)分，具有上下課響鈴，整點(diǎn)響鈴等功能，并通過(guò)LCD顯示，第一行像是當(dāng)前時(shí)間，第二行顯示最接近當(dāng)前時(shí)間的響鈴時(shí)間。系統(tǒng)預(yù)設(shè)響鈴優(yōu)先級(jí)高于整點(diǎn)響鈴。當(dāng)前時(shí)鐘時(shí)間與學(xué)校上下課時(shí)間點(diǎn)相同時(shí)打鈴，且計(jì)時(shí)時(shí)間、定時(shí)時(shí)間、打鈴時(shí)長(zhǎng)可自由設(shè)置和調(diào)整，報(bào)警時(shí)長(zhǎng)可在1至9秒內(nèi)進(jìn)行調(diào)節(jié)，其數(shù)據(jù)信息都可以通過(guò)LCD顯示，鬧鐘報(bào)警和作息報(bào)時(shí)通過(guò)蜂鳴器來(lái)實(shí)現(xiàn)。本設(shè)計(jì)是采用硬件描述語(yǔ)言和FPGA芯片相結(jié)合進(jìn)行的學(xué)校打鈴器的研究，從中可以看出EDA技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化，設(shè)計(jì)的過(guò)程相對(duì)簡(jiǎn)單，容易修改。另外，在本設(shè)計(jì)的基礎(chǔ)上還可以進(jìn)行一系列的創(chuàng)新，比如增加音樂報(bào)警的功能，取代稍有刺耳的蜂鳴聲，會(huì)使用戶在實(shí)際應(yīng)用中多一份樂趣，還可以加入遙控功能、語(yǔ)音識(shí)別等等，相信隨著電子技術(shù)的發(fā)展，打鈴器的功能會(huì)更加多樣化，滿足人們的各種需要，為人們以后的工作和生活提供更多的方便。參考文獻(xiàn)[1]張志剛著FPGA與SPOC設(shè)計(jì)教程——DE2實(shí)踐：西安電子科技大學(xué)出版社2007.4[2]潘松.EDA與VHDL第三版清華大學(xué)出版社2009.9[3]J.Bhasker著，徐振林等譯.VerilogHD