電子技術(shù)IV20章課件

第20章門電路和組合邏輯電路20.1數(shù)制和脈沖信號(hào)20.2基本門電路及其組合20.5邏輯代數(shù)20.4CMOS20.3TTL20.6組合邏輯電路的分析和設(shè)計(jì)20.7加法器20.8編碼器20.10數(shù)據(jù)分配器和數(shù)據(jù)選擇器20.1120.9譯碼器和數(shù)字顯示模擬信號(hào)數(shù)字信號(hào)電子電路中的信號(hào)模擬信號(hào)：在時(shí)間上或數(shù)值上連續(xù)變化的信號(hào)。處理模擬信號(hào)的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號(hào)間的大小及相位關(guān)系。在模擬電路中,晶體管通常工作在放大區(qū)。數(shù)字信號(hào)(也稱脈沖信號(hào))：

在時(shí)間上和數(shù)值上都是不連續(xù)變化的，即是一種躍變信號(hào)，并且持續(xù)時(shí)間短暫。

處理數(shù)字信號(hào)的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號(hào)之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。(2)二進(jìn)制

二進(jìn)制有0和1兩個(gè)數(shù)碼，基數(shù)是2，計(jì)數(shù)規(guī)則為“逢二進(jìn)一”。二進(jìn)制數(shù)十進(jìn)制數(shù)，例如：(110101.01)2=125+124+023+122+021

+120+02-1+12-2

=(53.25)10(3)八進(jìn)制

八進(jìn)制有0~7

八個(gè)數(shù)碼，基數(shù)是8，計(jì)數(shù)規(guī)則為“逢八進(jìn)一”。八進(jìn)制數(shù)十進(jìn)制數(shù)，例如：(32.4)8=381+280+48?1=(26.5)10(4)十六進(jìn)制

十六進(jìn)制有0~9,A(10),B(11),C(12)，D(13)，E(14)，F(xiàn)(15)十六個(gè)數(shù)碼，基數(shù)是16，計(jì)數(shù)規(guī)則為“逢十六進(jìn)一”。十六進(jìn)制數(shù)十進(jìn)制數(shù)：(3B.6E)16=3161+B160+616?1+1416?2(59.4)102.十進(jìn)制數(shù)轉(zhuǎn)換為任意進(jìn)制數(shù)(1)十二進(jìn)制轉(zhuǎn)換

十進(jìn)制數(shù)進(jìn)制數(shù)分整數(shù)和凈小數(shù)兩部分進(jìn)行。整數(shù)部分的轉(zhuǎn)換采取除2取余法，直到商為零為止。凈小數(shù)部分轉(zhuǎn)換采取乘2取整法，直到滿足規(guī)定的位數(shù)為止?！鄶?shù)1(d0)………………余數(shù)1(d1)………………余數(shù)0(d2)………………余數(shù)1(d3)………………余數(shù)1(d4)227

213

26

23

21

0

整數(shù)部分的轉(zhuǎn)換(除2取余法，直到商為零為止。

凈小數(shù)部分的轉(zhuǎn)換采取乘2取整法，直到滿足規(guī)定的位數(shù)為止。0.352=0.7……整數(shù)0(d1)0.72=1.4……整數(shù)1(d2)0.42=0.8……整數(shù)0(d3)0.82=1.6……整數(shù)1(d2)0.62=1.2……整數(shù)1(d5)0.22=0.4……整數(shù)0(d6)(27.35)10=(d4d3d2d1d0.d-1d-2d-3d-4d-5d-6)=(11011.010110)2脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號(hào)的部分參數(shù)：實(shí)際的矩形波20.1.2脈沖信號(hào)脈沖信號(hào)有正和負(fù)之分。正脈沖：脈沖躍變后的值比初始值高。負(fù)脈沖：脈沖躍變后的值比初始值低。20.2

基本門電路及其組合

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關(guān)，它能按照一定的條件去控制信號(hào)通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路?；具壿嬯P(guān)系為與、或、非三種。20.2.1邏輯門電路的基本概念設(shè)開關(guān)斷開、燈不亮用邏輯0表示,開關(guān)閉合、燈亮用邏輯1表示。邏輯表達(dá)式Y(jié)=A?B1.與邏輯關(guān)系與邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。000101110100ABY狀態(tài)表YBA3.非邏輯關(guān)系非邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式Y(jié)=A狀態(tài)表101AY020.2.2分立元器件基本邏輯門電路由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)都是用電位(或稱電平)的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值,而是有一定的變化范圍。門電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對(duì)應(yīng)。門電路主要有：與門、或門、非門、與非門、或非門、異或門等。100VUCC高電平低電平2.二極管或門電路邏輯關(guān)系：

或邏輯即：有1出

1，

全

0出

0。Y=A+B邏輯表達(dá)式：邏輯符號(hào)ABYABY≥1電路3.晶體管非門電路截止邏輯表達(dá)式：Y=A01011010AY

非門邏輯狀態(tài)表飽和電路1.與非門電路即：有

0出

1

，全

1出

0。與非門邏輯表達(dá)式Y(jié)=A?B

與門

非門

與非邏輯狀態(tài)表20.2.3

基本邏輯門電路的組合&A例：根據(jù)輸入波形畫出輸出波形ABY1有

0出

0，全

1出

1。有

1出

1，全

0出

0。Y23.與或非門電路Y=A?B+C?D邏輯表達(dá)式邏輯符號(hào)TTL

：Transistor-TransistorLogic

晶體管—晶體管邏輯門電路

TTL門電路是雙極型集成電路，與分立元件相比,具有速度快、可靠性高和微型化等優(yōu)點(diǎn),目前分立元件電路已被集成電路替代。下面介紹集成與非門電路的工作原理、特性和參數(shù)。20.3TTL門電路輸入級(jí)中間級(jí)

輸出級(jí)20.3.1TTL與非門電路1.電路多發(fā)射極晶體管E2E3E1B等效電路C(1)輸入全為高電平1(3.6V)時(shí)2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1V發(fā)射結(jié)反偏截止0(0.3V)

負(fù)載電流（灌電流）輸入全高

1輸出為低

01VT1R1+UCC3.6V174LS20、74LS00引腳排列示意圖(1)電壓傳輸特性輸出電壓UO與輸入電壓UI的關(guān)系。3.TTL與非門特性及參數(shù)電壓傳輸特性測(cè)試電路(2)TTL“與非”門的參數(shù)電壓傳輸特性典型值3.6V，≥2.4V為合格典型值0.3V，≤0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL

輸出高電平電壓UOH和輸出低電平電壓UOL

指一個(gè)與非門能帶同類門的最大數(shù)目，它表示帶負(fù)載的能力。對(duì)于TTL與非門，NO≥8。

扇出系數(shù)NO

平均傳輸延遲時(shí)間tpd

TTL的tpd約為10~40ns，此值愈小愈好。輸入高電平電流IIH和輸入低電平電流IIL

當(dāng)某一輸入端接高電平，其余輸入端接低電平時(shí)，流入該輸入端的電流，稱為高電平輸入電流IIH(A)。

當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出該輸入端的電流，稱為低電平輸入電流IIL(mA)。

若要保證輸出為高電平，則對(duì)電阻值有限制RIIL<UNLIILDE1D控制端截止20.3.2三態(tài)輸出與非門電路01V1V當(dāng)控制端為低電平0時(shí),輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)?？刂贫藢?dǎo)通

邏輯符號(hào)0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)

三態(tài)輸出與非狀態(tài)表ABEY功能表輸出高阻三態(tài)門應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)。100A1

B1門電路應(yīng)用中問題：芯片的電源、地腳不能忘了接。門電路多余輸入端的處理：一般不允許多余輸入端懸空，需根據(jù)需要接‘地’或正電源，否則將引入干擾信號(hào)。TTL門電路輸入端懸空相當(dāng)于高電平1；CMOS門電路的輸入端不允許懸空。

有源負(fù)載邏輯符號(hào)20.3.3集電極開路與非門電路(OC門)OC門的特點(diǎn)：(1)輸出端可直接驅(qū)動(dòng)負(fù)載如：(2)幾個(gè)輸出端可直接相聯(lián)10000OC門的特點(diǎn)：如：(2)幾個(gè)輸出端可直接相聯(lián)1001

線與功能0(1)輸出端可直接驅(qū)動(dòng)負(fù)載20.5邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有0，1兩種，分別稱為邏輯0和邏輯1。這里0和1并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。1.常量與變量的關(guān)系自等律0-1律重疊律還原律互補(bǔ)律20.5.1邏輯代數(shù)運(yùn)算法則2.邏輯代數(shù)的基本運(yùn)算法則普通代數(shù)不適用！證明:結(jié)合律分配律A+1=1

AA=A.交換律110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律(1)A+AB=A(2)A(A+B)=A對(duì)偶式對(duì)偶式：將某邏輯表達(dá)式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個(gè)新的邏輯表達(dá)式，即為原邏輯式的對(duì)偶式。對(duì)偶關(guān)系：若原邏輯恒等式成立，則其對(duì)偶式也成立。證明：A+AB=A（3）（4）對(duì)偶式（5）（6）對(duì)偶式20.5.2邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖例：有一T形走廊，在相會(huì)處有一路燈,在進(jìn)入走廊的A、B、C三地各有控制開關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開關(guān)，燈亮；任意閉合兩個(gè)開關(guān)，燈滅；三個(gè)開關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開關(guān)(輸入變量)；Y

代表燈(輸出變量)。1.列邏輯狀態(tài)表設(shè)：開關(guān)閉合其狀態(tài)為1，斷開為

0。燈亮狀態(tài)為1，燈滅為

0。三輸入變量有八種組合狀態(tài)。n輸入變量有2n種組合狀態(tài)。2.邏輯式取Y=1(或Y=0)列邏輯式。取Y=1

用

與、或、非等運(yùn)算來(lái)表達(dá)邏輯函數(shù)的表達(dá)式。由邏輯狀態(tài)表寫出邏輯式

一種組合中，輸入變量之間是與關(guān)系。

0000

A

B

C

Y0011010101101001101011001111

對(duì)應(yīng)于Y=1，若輸入變量為1，則取輸入變量本身(如A)；若輸入變量為

0，則取其反變量(如A)。各組合之間是或關(guān)系反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y00110101011010011010110011113.邏輯圖20.5.3邏輯函數(shù)的化簡(jiǎn)

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡(jiǎn)化，則可使用較少的邏輯門實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件,降低成本，提高電路工作的可靠性。

利用邏輯代數(shù)變換，可用不同的門電路實(shí)現(xiàn)相同的邏輯功能?；?jiǎn)方法公式法卡諾圖法1.用與非門構(gòu)成基本門電路(2)應(yīng)用與非門構(gòu)成或門電路(1)應(yīng)用與非門構(gòu)成與門電路由邏輯代數(shù)運(yùn)算法則由邏輯代數(shù)運(yùn)算法則(3)應(yīng)用與非門構(gòu)成非門電路(4)用與非門構(gòu)成或非門由邏輯代數(shù)運(yùn)算法則：2.應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)(1)并項(xiàng)法(2)配項(xiàng)法(3)加項(xiàng)法(4)吸收法吸收化簡(jiǎn)吸收吸收吸收吸收3.應(yīng)用卡諾圖化簡(jiǎn)

卡諾圖:是與變量的最小項(xiàng)對(duì)應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個(gè)最小項(xiàng)。(1)最小項(xiàng)對(duì)于n輸入變量有2n

種組合,其相應(yīng)的乘積項(xiàng)也有2n

個(gè)，則每一個(gè)乘積項(xiàng)就稱為一個(gè)最小項(xiàng)。其特點(diǎn)是每個(gè)輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。

如：三個(gè)變量有8種組合，最小項(xiàng)就是8個(gè),卡諾圖也相應(yīng)有8個(gè)小方格。

在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。(2)卡諾圖任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量改變二變量四變量三變量二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)編號(hào)(2)卡諾圖(a)根據(jù)狀態(tài)表畫出卡諾圖如:

將輸出變量為1的填入對(duì)應(yīng)的小方格，為0的可不填。(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖

將邏輯式中的最小項(xiàng)分別用1填入對(duì)應(yīng)的小方格。如果邏輯式中最小項(xiàng)不全，可不填。如:

注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)，或按本課件中例3方法填寫。解：①(a)將取值為1的相鄰小方格圈成圈。(b)所圈取值為1的相鄰小方格的個(gè)數(shù)應(yīng)為2n(n=0，1，2…)。(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)例1.將用卡諾圖表示并化簡(jiǎn)。步驟1.卡諾圖2.合并最小項(xiàng)3.寫出最簡(jiǎn)與或邏輯式(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)解：三個(gè)圈最小項(xiàng)分別為合并最小項(xiàng)寫出簡(jiǎn)化邏輯式

卡諾圖化簡(jiǎn)法：保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量，而消去相反變量。00ABC100111101111解：寫出簡(jiǎn)化邏輯式多余AB00011110CD000111101111相鄰例2.

應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)(1)(2)解：寫出簡(jiǎn)化邏輯式AB00011110CD000111101例3.

應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)111111111含A均填1注意：1.圈的個(gè)數(shù)應(yīng)最少2.每個(gè)“圈”要最大3.每個(gè)“圈”至少要包含一個(gè)未被圈過的最小項(xiàng)。20.6

組合邏輯電路的分析與設(shè)計(jì)

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無(wú)關(guān)。組合邏輯電路框圖(1)由邏輯圖寫出輸出端的邏輯表達(dá)式(2)運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：20.6.1組合邏輯電路的分析例1：分析下圖的邏輯功能。

解：(1)寫出邏輯表達(dá)式(2)應(yīng)用邏輯代數(shù)化簡(jiǎn)反演律反演律(3)列邏輯狀態(tài)表=AB邏輯式

(4)分析邏輯功能

邏輯符號(hào)

輸入相同輸出為0，輸入相異輸出為

1，稱為異或邏輯關(guān)系。這種電路稱異或門。

例2：某一組合邏輯電路如圖所示，試分析其邏輯功能。

解：(1)由邏輯圖寫邏輯表達(dá)式，并化簡(jiǎn)(2)由邏輯式列出邏輯狀態(tài)表(3)分析邏輯功能

只當(dāng)A、B、C全為0或全為1時(shí)，輸出Y才為1，否則為0。故該電路為判一致電路，可用于判斷三輸入端的狀態(tài)是否一致。20.6.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫出邏輯表達(dá)式(3)簡(jiǎn)化和變換邏輯表達(dá)式(4)畫出邏輯圖設(shè)計(jì)步驟如下：

例1：設(shè)計(jì)一個(gè)三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示1；如不贊同，不按鍵，表示0。表決結(jié)果用指示燈表示，多數(shù)贊同,燈亮為1，反之燈不亮為0。解:(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式取

Y=1

(或Y=0)

列邏輯式。

對(duì)應(yīng)于Y=1，若輸入變量為

1，則取輸入變量本身(如A)；若輸入變量為

0則取其反變量(如A)。(3)用與非門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是與關(guān)系；各組合之間是或關(guān)系。三人表決電路

在數(shù)字電路中，常用的組合邏輯電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和數(shù)據(jù)選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。二進(jìn)制計(jì)數(shù)規(guī)則：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。

在數(shù)字系統(tǒng)，尤其是在計(jì)算機(jī)的數(shù)字系統(tǒng)中，二進(jìn)制加法器是它的基本部件之一。加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路。20.7加法器20.7.1半加器

半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出S表示半加和C表示向高位的進(jìn)位邏輯符號(hào)半加器：半加器邏輯狀態(tài)表邏輯表達(dá)式邏輯圖&=1ABSC20.7.2全加器

輸出表示本位和表示向高位的進(jìn)位CiSi

全加：實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。邏輯符號(hào)

全加器：輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來(lái)的進(jìn)位(1)列邏輯狀態(tài)表(2)寫出邏輯式

半加器構(gòu)成的全加器20.8編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一個(gè)特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合,可以表示2n

個(gè)信息。

要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足

2n

N將輸入信號(hào)編成二進(jìn)制代碼的電路。2n個(gè)n位

編碼器高低電平信號(hào)二進(jìn)制代碼20.8.1二進(jìn)制編碼器例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…、I78個(gè)信號(hào)編成二進(jìn)制代碼。(2)編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。(3)

設(shè)輸入信號(hào)高電平有效。解：(1)分析要求：

輸入有8個(gè)信號(hào)，即N=8，根據(jù)2n

N

的關(guān)系,即n=3，即輸出為三位二進(jìn)制代碼。(2)列編碼表(3)寫出邏輯式并轉(zhuǎn)換成與非式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7.

.

.=I2+I3+I6+I7Y0=I1+I3+I5+I7...=I1I3I5I7=I1+I3+I5+I7(4)畫出邏輯圖10000000111將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路。20.8.2二十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號(hào)二進(jìn)制代碼8421碼編碼表000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111

寫出邏輯式并化成或非和與非式Y(jié)3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I