第2章組合邏輯電路

2.1集成邏輯門門電路：用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。集成門電路分立元件門電路門電路按制造工藝按集成度雙極型單極型小規(guī)模(SSI)中規(guī)模(MSI)大規(guī)模(LSI)超大規(guī)模(VLSI)2)門電路的分類當(dāng)前1頁，總共128頁。3）在數(shù)字電路中，分別用高、低電平來表示二值邏輯中的1和0。

圖1圖2若無特殊說明，均采用正邏輯。4）獲得高、低電平的基本原理（如圖1所示）。5）正、負(fù)邏輯（如圖2所示）當(dāng)前2頁，總共128頁。2.2.1雙極型邏輯門電路常見的雙極型集成電路可分為以下幾類：（1）TTL電路（Transistor－TransistorLogic）。TTL電路的輸入端與輸出端均采用三極管結(jié)構(gòu)，故得名三極管－三極管邏輯電路，簡稱TTL電路。TTL電路是雙極型集成數(shù)字電路中應(yīng)用非常廣泛的一種。（2）ECL電路（EmitterCoupledLogic）。ECL電路即射極耦合邏輯電路。該類電路是由三極管組成的發(fā)射極輸出耦合電路。（3）HTL電路（HighThresholdLogic）。HTL電路即高閾值邏輯電路。（4）I2L電路（IntegrationInjectionLogic）。I2L電路即集成注入邏輯電路。特點(diǎn)是電路結(jié)構(gòu)簡單，有利于高度集成，但抗干擾能力差，開關(guān)速度較慢。當(dāng)前3頁，總共128頁。一、半導(dǎo)體二極管的開關(guān)特性1.二極管的符號正極-P極負(fù)極-N極當(dāng)前4頁，總共128頁。2.二極管的伏安特性600400200–0.1–0.200.40.7–50–100二極管/硅管的伏安特性V/VI/mA正向特性死區(qū)電壓反向特性反向擊穿特性當(dāng)前5頁，總共128頁。二極管（PN結(jié)）的單向?qū)щ娦裕篜N結(jié)外加正偏電壓（P端接電源正極，N端接電源負(fù)極）時(shí)，形成較大的正向電流，PN結(jié)呈現(xiàn)較小的正向電阻；外加反偏電壓時(shí)，反向電流很小，PN結(jié)呈現(xiàn)很大的反向電阻。2.二極管的伏安特性-二極管的單向?qū)щ娦援?dāng)前6頁，總共128頁。3.二極管等效電路圖二極管伏安特性的幾種等效電路當(dāng)前7頁，總共128頁。導(dǎo)通電壓VON硅管取0.7V鍺管取0.2V結(jié)論：只有當(dāng)外加正向電壓（P極電壓大于N極電壓）大于VON時(shí)，二極管才導(dǎo)通。二極管導(dǎo)通后具有電壓箝位作用。當(dāng)前8頁，總共128頁。4.二極管的動(dòng)態(tài)特性在動(dòng)態(tài)情況下，亦即加到二極管兩端的電壓突然反向時(shí)，電流的變化過程如圖所示。Tre為反向恢復(fù)時(shí)間，是反向電流衰減到峰值的1/10所經(jīng)過的時(shí)間。tre數(shù)值很小，約幾納秒。Tre當(dāng)前9頁，總共128頁。因?yàn)榘雽?dǎo)體二極管具有單向?qū)щ娦?，即外加正向電壓時(shí)導(dǎo)通，外加反向電壓時(shí)截止，所以它相當(dāng)于一個(gè)受外加電壓極性控制的開關(guān)。5.半導(dǎo)體二極管的開關(guān)特性當(dāng)前10頁，總共128頁。VCC=5V當(dāng)vI為高電平（取VCC）時(shí)，VD截止，vO為高電平。5.半導(dǎo)體二極管的開關(guān)特性當(dāng)vI為低電平（取0V）時(shí)，VD導(dǎo)通，vO=0.7V，為低電平。當(dāng)前11頁，總共128頁。1.二極管的與門二、分立元件邏輯門電路1.1電路組成1.2工作原理1）當(dāng)uA=uB=0V，D1和D2都導(dǎo)通，所以:uO=0.7V當(dāng)前12頁，總共128頁。4）當(dāng)uA=uB=3V，D1和D2都導(dǎo)通，所以:uO=3.7V3）當(dāng)uA=3V，uB=0V，D1截止，D2導(dǎo)通所以:uO=0.7V2）當(dāng)uA=0V，uB=3V，D1導(dǎo)通，D2截止所以:uO=0.7V當(dāng)前13頁，總共128頁。1.3邏輯關(guān)系uAuBuOABY0V0V0.7V0000V3V0.7V0103V0V0.7V1003V3V3.7V111所以：當(dāng)前14頁，總共128頁。2.二極管的或門2.1電路組成2.2工作原理1）當(dāng)uA=uB=0V，D1和D2都導(dǎo)通，所以:uO=-0.7V當(dāng)前15頁，總共128頁。4）當(dāng)uA=uB=3V，D1和D2都導(dǎo)通，所以:uO=2.3V3）當(dāng)uA=3V，uB=0V，D1導(dǎo)通，D2截止所以:uO=2.3V2）當(dāng)uA=0V，uB=3V，D1截止，D2導(dǎo)通所以:uO=2.3V當(dāng)前16頁，總共128頁。2.3邏輯關(guān)系uAuBuOABY0V0V-0.7V0000V3V2.3V0113V0V2.3V1013V3V2.3V111所以：當(dāng)前17頁，總共128頁。1.雙極型三極管的結(jié)構(gòu)(a)NPN型(b)PNP型三、TTL（Transistor-Transistor-Logic)集成門電路當(dāng)前18頁，總共128頁。2.雙極型三極管的輸入特性和輸出特性輸入特性:輸出特性:當(dāng)前19頁，總共128頁。VI<VON時(shí)，三極管截止，輸出為高電平，即VI>VON時(shí)，三極管導(dǎo)通，此時(shí)有：深度飽和狀態(tài)，輸出為低電平，此時(shí)有：基極電流：(1)輸出電壓：(2)輸出電壓：(3)飽和基極電流：(4)總之，三極管的c-e間相當(dāng)于一個(gè)受VI控制的開關(guān)。+VCCVIRBRCVOT當(dāng)前20頁，總共128頁。三極管輸出特性上的三個(gè)工作區(qū)截止區(qū)：發(fā)射結(jié)反偏，集電結(jié)反偏放大區(qū)：發(fā)射結(jié)正偏，集電結(jié)反偏飽和區(qū)：發(fā)射結(jié)正偏，集電結(jié)正偏。iC/mAuCE/V0放大區(qū)iB=0μA20μA40μA截止區(qū)飽和區(qū)60μA80μA當(dāng)前21頁，總共128頁。3.雙極型三極管的開關(guān)電路用NPN型三極管取代下圖中的開關(guān)S，就得到了三極管開關(guān)電路。當(dāng)前22頁，總共128頁。當(dāng)vI為低電平時(shí)，三極管工作在截止?fàn)顟B(tài)（截止區(qū)），輸出高電平vOVCC。當(dāng)vI為高電平時(shí)，三極管工作在飽和導(dǎo)通狀態(tài)（飽和區(qū)），輸出低電平vO0V（VCES）。3.雙極型三極管的開關(guān)電路三極管相當(dāng)一個(gè)受vI控制的開關(guān)當(dāng)前23頁，總共128頁。4.雙極型三極管的開關(guān)等效電路截止?fàn)顟B(tài)飽和導(dǎo)通狀態(tài)當(dāng)前24頁，總共128頁。5.雙極型三極管的動(dòng)態(tài)開關(guān)特性在動(dòng)態(tài)情況下，亦即三極管在截止與飽和導(dǎo)通兩種狀態(tài)間迅速轉(zhuǎn)換時(shí)，三極管內(nèi)部電荷的建立和消散都需要一定的時(shí)間，因而集電極電流ic的變化將滯后于輸入電壓vI的變化，在接成三極管開關(guān)電路以后，開關(guān)電路的輸出電壓vo的變化也必然滯后于輸入電壓vI的變化。當(dāng)前25頁，總共128頁。這種滯后現(xiàn)象是由于三極管的b-e間、c-e間都存在結(jié)電容效應(yīng)的原因。當(dāng)前26頁，總共128頁。6三極管的非門（1）電路組成當(dāng)前27頁，總共128頁。（2）工作原理1）當(dāng)uA=0V，三極管截止，所以：uO=5V2）當(dāng)uA=3V，三極管飽和導(dǎo)通，所以：uO=0.3V當(dāng)前28頁，總共128頁。（3）邏輯關(guān)系uAuOAY0V5V013V0.3V10所以：當(dāng)前29頁，總共128頁。7.二極管－晶體管門電路將二極管與門的輸出與三極管非門的輸入連接，便構(gòu)成了二極管－三極管與非門電路。（1）與非門電路當(dāng)前30頁，總共128頁。（2）或非門電路將二極管或門的輸出與三極管非門的輸入連接，便構(gòu)成了二極管－三極管或非門電路。當(dāng)前31頁，總共128頁。8.幾種常用的TTL門電路（1）與非門圖TTL與非門電路多發(fā)射極三極管電路D當(dāng)前32頁，總共128頁。D工作原理輸入均為高電平“1”1V輸入全高“1”,輸出為低“0”當(dāng)前33頁，總共128頁。DT2、T3截止輸入有低“0”，輸出為高“1”VY5-0.7-0.7=3.6V輸入端有任一低電平“0”(0.2V)當(dāng)前34頁，總共128頁。圖TTL與非門74LS00和74LS20的引腳圖4輸入2與非門74LS202輸入4與非門74LS00常用的芯片當(dāng)前35頁，總共128頁。（2）或非門1R2R3R5R1T2T3T4TABY圖TTL或非門電路CCV+5T6T4RD當(dāng)前36頁，總共128頁。圖

TTL或非門74LS02的引腳圖常用的芯片當(dāng)前37頁，總共128頁。（3）三態(tài)輸出門電路（TS門）三態(tài)輸出門是在普通門電路的基礎(chǔ)上附加控制電路而構(gòu)成的。表2.1高電平有效的三態(tài)非門真值表輸入輸出ENAY0×1011高阻態(tài)103R1T2T3TAENY4T1R2R4RCCV+1D2D(a)控制端高電平有效11AENYEN用“▽”表示輸出為三態(tài)。高電平有效當(dāng)前38頁，總共128頁。圖三態(tài)非門電路及邏輯符號3R1T2T3TAENY4T1R2R4RCCV+1D2D(b)控制端低電平有效11AENYEN低電平有效1當(dāng)前39頁，總共128頁。圖三態(tài)非門74LS125和74LS126的引腳圖三態(tài)非門的常用芯片：當(dāng)前40頁，總共128頁。(1)用三態(tài)門結(jié)成總線結(jié)構(gòu)(2)用三態(tài)門實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸三態(tài)門的典型應(yīng)用：當(dāng)前41頁，總共128頁。圖推拉式輸出級并聯(lián)的情況01很大的電流不高不低的電平：1/0?為何要采用集電極開路門呢？推拉式輸出電路結(jié)構(gòu)存在局限性。首先，輸出端不能并聯(lián)使用。若兩個(gè)門的輸出一高一低，當(dāng)兩個(gè)門的輸出端并聯(lián)以后，必然有很大的電流同時(shí)流過這兩個(gè)門的輸出級，而且電流的數(shù)值遠(yuǎn)遠(yuǎn)超過正常的工作電流，可能使門電路損壞。而且，輸出端也呈現(xiàn)不高不低的電平，不能實(shí)現(xiàn)應(yīng)有的邏輯功能。

（4）集電極開路的門電路（OC門）當(dāng)前42頁，總共128頁。其次，在采用推拉式輸出級的門電路中，電源一經(jīng)確定（通常規(guī)定為5V），輸出的高電平也就固定了（不可能高于電源電壓5V），因而無法滿足對不同輸出高電平的需要。集電極開路門（簡稱OC門）就是為克服以上局限性而設(shè)計(jì)的一種TTL門電路。

當(dāng)前43頁，總共128頁。(1)電路結(jié)構(gòu)：輸出級是集電極開路的。a．集電極開路門的電路結(jié)構(gòu)(2)邏輯符號：用“

”表示集電極開路。圖集電極開路的TTL與非門（a）電路（b）邏輯符號集電極開路當(dāng)前44頁，總共128頁。(3)工作原理：當(dāng)VT3飽和，輸出低電平UOL＝0.2V；當(dāng)VT3截止，由外接電源E通過外接上拉電阻提供高電平UOH＝E。

因此，OC門電路必須外接電源和負(fù)載電阻，才能提供高電平輸出信號。當(dāng)前45頁，總共128頁。(1)OC門的輸出端并聯(lián)，實(shí)現(xiàn)線與功能。RL為外接負(fù)載電阻。圖OC門的輸出端并聯(lián)實(shí)現(xiàn)線與功能

Y1Y2Y000010100111Y1=ABY2=CDb.OC門的應(yīng)用舉例當(dāng)前46頁，總共128頁。圖2-21用OC門實(shí)現(xiàn)電平轉(zhuǎn)換的電路

（2）用OC門實(shí)現(xiàn)電平轉(zhuǎn)換當(dāng)前47頁，總共128頁。2.1.2CMOS邏輯門電路常見的MOS型數(shù)字集成電路可分為以下幾類：（1）PMOS電路。特點(diǎn)是全部由P溝道MOS管組成，工作速度較低，使用負(fù)電源，因而使用不方便。（2）NMOS電路。特點(diǎn)是全部由N溝道MOS管組成，工作速度較高，功耗較大，輸出阻抗高。（3）CMOS電路。由N溝道和P溝道MOS管共同組成。特點(diǎn)是輸入阻抗高，輸出阻抗低，功耗小，驅(qū)動(dòng)能力強(qiáng)，集成度高，工作速度較低，應(yīng)用較廣泛。（4）HCMOS電路。高密度CMOS電路，是當(dāng)今集成電路的主要生產(chǎn)工藝，電路的基本特性與CMOS電路基本相同。特點(diǎn)是集成度高，功耗低，速度快。當(dāng)前48頁，總共128頁。1.MOS管的開關(guān)特性MOS管的結(jié)構(gòu)和符號:VDS>0且VGS=0時(shí)，iD=0。VDS>0且VGS>VGS(th)時(shí)，。（其中VGS(th)為MOS管的開啟電壓）N型反型層（即D-S間的導(dǎo)電溝道）的形成。VGS對iD的控制。N溝道增強(qiáng)型場效應(yīng)管。D：漏極（drain）G：柵極（gate）B：半導(dǎo)體襯底S：源極(source)當(dāng)前49頁，總共128頁。MOS管的輸出特性：VGS<VGS(th)時(shí)，截止區(qū)，此時(shí)，。VGS>VGS(th)時(shí)，有兩個(gè)區(qū)域：可變電阻區(qū)，恒流區(qū)，（其中IDS是VGS=2VGS(th)

時(shí)iD的值）可變電阻區(qū)恒流區(qū)截止區(qū)當(dāng)前50頁，總共128頁。MOS管的基本開關(guān)電路：VI=VGS<VGS(th)時(shí)，MOS管截止，只要RD<<ROFF，則，D-S間類似開關(guān)斷開。VI=VGS>>VGS(th)時(shí)，,只要RD>>RON，則，D-S間類似開關(guān)閉合。當(dāng)前51頁，總共128頁。(1)CMOS非門（反相器）電路結(jié)構(gòu)：（a）結(jié)構(gòu)示意圖（b）電路圖當(dāng)前52頁，總共128頁。CMOS非門（反相器）工作原理：令圖中T1和T2的開啟電壓分別為VGS(th)P和VGS(th)N，同時(shí)令，則a、當(dāng)時(shí)，有T1導(dǎo)通T2截止b、當(dāng)時(shí)，有T1截止T2導(dǎo)通結(jié)論1：輸出與輸入之間的關(guān)系為邏輯非。結(jié)論2：電路中兩管子交替導(dǎo)通，故稱互補(bǔ)對稱式MOS電路，即CMOS電路。結(jié)論3：CMOS反相器的功耗很小。當(dāng)前53頁，總共128頁。CMOS非門（反相器）的電壓傳輸特性：結(jié)論：CMOS反相器轉(zhuǎn)折區(qū)的變化率大，所以更接近于理想開關(guān)。圖2.16TC74HC04的引腳圖當(dāng)前54頁，總共128頁。（2）CMOS與非門和或非門圖2.17CMOS與非門電路圖2.18CMOS或非門電路當(dāng)前55頁，總共128頁。（3）CMOS傳輸門CMOS傳輸門是一種傳輸信號的可控開關(guān)電路。圖2.21CMOS傳輸門電路結(jié)構(gòu)及符號利用CMOS傳輸門和非門可構(gòu)成模擬開關(guān)，如圖2.22所示。圖2.22由CMOS傳輸門構(gòu)成模擬開關(guān)當(dāng)前56頁，總共128頁。2.1.3各類邏輯門的性能比較1.各類邏輯門的分類

按制造工藝HTL電路ECL電路I2L電路雙極型TTL電路54/74系列54H/74H系列54S/74S系列54LS/74LS系列54AS/74AS系列54ALS/74ALS系列單極型PMOS電路NMOS電路HCMOS電路CMOS電路4000系列54HC/74HC系列54HCT/74HCT系列圖各類邏輯門的分類通用系列高速系列肖特基系列低功耗肖特基系列先進(jìn)的肖特基系列先進(jìn)的低功耗肖特基系列高速COMS邏輯門系列(TTL兼容)高速COMS邏輯門系列基本COMS邏輯門系列當(dāng)前57頁，總共128頁。2.各類邏輯門的主要參數(shù)

不論是雙極型門電路還是單極型門電路，都包含以下幾個(gè)主要參數(shù)。⑴VCC：工作電源電壓，單位為伏特。⑵VIH(min)：高電平輸入電壓最小值，單位為伏特。⑶VIL(max)：低電平輸入電壓最大值，單位為伏特。⑷VOH(min)：高電平輸出電壓最小值，單位為伏特。⑸VOL(max)：低電平輸出電壓最大值，單位為伏特。⑹IIH(max)：高電平輸入電流最大值，單位為微安。⑺IIL(max)：低電平輸入電流最大值，單位為毫安。⑻IOH(max)：高電平輸出電流最大值，單位為毫安。⑼IOL(max)：低電平輸出電流最大值，單位為毫安。⑽tpd：每級門電路的傳輸延遲時(shí)間，單位為納秒。⑾PD：每個(gè)門電路的功耗，單位為毫瓦。⑿VNH：輸入高電平噪聲容限，=VOH(min)-VIH(min)。⒀VNL：輸入低電平噪聲容限，=VIL(max)-VOL(max)。⒁NO：扇出系數(shù)。當(dāng)前58頁，總共128頁。3.各種系列門電路的性能比較表2.1CMOS與TTL各種系列門電路的性能比較

系列參數(shù)TTLCMOS7474LS74AS74ALS400074HC74HCTVCC/V5555555VIH(min)/V2.02.02.02.03.53.52VIL(max)/V0.80.80.80.81.51.00.8VOH(min)/V2.42.72.72.74.64.44.4VOL(max)/V0.40.50.50.50.050.10.1IIH(max)/μA4020200200.10.10.1IIL(max)/mA-1.6-0.4-2.0-0.2-0.1×10－3-0.1×10－3-0.1×10－3IOH(max)/mA-0.4-0.4-2-0.4-0.51-4-4IOL(max)/mA1682080.5144tpd/ns10101.54451013PD/mw1022015×10－31×10－31×10－3當(dāng)前59頁，總共128頁。若優(yōu)先考慮功耗，但對速度要求不高，可選用CMOS電路；若對速度要求很高，則可以選用ECL電路；若無特殊要求，則選用TTL電路。門電路選用原則當(dāng)前60頁，總共128頁。一般不允許多余輸入端懸空（相當(dāng)于高電平），否則會(huì)引入干擾信號。對與邏輯門電路(與門及與非門)，應(yīng)將多余端經(jīng)電阻（1~3K)或直接接正電源。(2)對或邏輯門電路(或門及或非門)，應(yīng)將多余端接地。(3)如果前級有足夠的驅(qū)動(dòng)能力，也可將多余端與信號輸入端聯(lián)在一起。門電路多余輸入端的處理當(dāng)前61頁，總共128頁。2.2常用的組合邏輯模塊是指具有某種邏輯功能的中規(guī)模集成組合邏輯電路芯片。常用的有加法器、編碼器、譯碼器、多路選擇器、多路分配器和數(shù)字比較器等。一位加法器半加器

全加器多位加法器串行進(jìn)位加法器超前進(jìn)位加法器一、加法器（實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路）當(dāng)前62頁，總共128頁。1.半加器（HalfAdder）兩個(gè)1位二進(jìn)制數(shù)相加不考慮低位進(jìn)位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)Ci(進(jìn)位)當(dāng)前63頁，總共128頁。邏輯圖曾用符號國標(biāo)符號半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式當(dāng)前64頁，總共128頁。2.全加器（FullAdder）兩個(gè)1位二進(jìn)制數(shù)相加，考慮低位進(jìn)位。Ai+Bi

+Ci-1(低位進(jìn)位)

=Si

(和)

Ci

(向高位進(jìn)位)1011---A1110---B+---低位進(jìn)位100101111真值表標(biāo)準(zhǔn)與或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進(jìn)位←0當(dāng)前65頁，總共128頁?？ㄖZ圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡與或式圈

“1

”當(dāng)前66頁，總共128頁。邏輯圖(a)用與門、或門和非門實(shí)現(xiàn)曾用符號國標(biāo)符號ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1當(dāng)前67頁，總共128頁。(b)用與或非門和非門實(shí)現(xiàn)&≥1&≥1111CiSiAiBiCi-1當(dāng)前68頁，總共128頁。3.集成全加器TTL：74LS183CMOS：C661雙全加器1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+1當(dāng)前69頁，總共128頁。在電路上如何實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？

A3A2A1A0+B3B2B1B04.多位加法器（Adder）4.14位串行進(jìn)位加法器特點(diǎn)：電路簡單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時(shí)間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI當(dāng)前70頁，總共128頁。4.2超前進(jìn)位加法器4位超前進(jìn)位加法器74LS283和串行進(jìn)位加法器的比較令則當(dāng)A、B中的第i位相加時(shí)，其進(jìn)位輸出Ci與和Si的表達(dá)式分別是？4位超前進(jìn)位加法器74LS283的引腳圖：當(dāng)前71頁，總共128頁。進(jìn)位輸入是由專門的“進(jìn)位邏輯門”來提供超前進(jìn)位加法器使每位的進(jìn)位直接由加數(shù)和被加數(shù)產(chǎn)生，而無需等待低位的進(jìn)位信號該門綜合所有低位的加數(shù)、被加數(shù)及最低位進(jìn)位輸入運(yùn)算速度快，但電路結(jié)構(gòu)復(fù)雜。超前進(jìn)位加法器的特點(diǎn)：當(dāng)前72頁，總共128頁。4.3加法器的應(yīng)用例1用兩片74LS283構(gòu)成一個(gè)8位二進(jìn)制數(shù)加法器在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。當(dāng)前73頁，總共128頁。例2用74LS283構(gòu)成8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路8421碼余3碼000000010010001101000101+0011+0011+00118421碼輸入余3碼輸出1100CO

B1

B0

B3

B2

A1

A0

A3

A2

S3

74283

S2

S1

S0

C–1

CO

0

當(dāng)前74頁，總共128頁。3集成數(shù)值比較器74LS85的功能4數(shù)值比較器的位數(shù)擴(kuò)展1一位比較器2多位比較器定義：能夠比較兩個(gè)二進(jìn)制數(shù)大小的邏輯電路稱為比較器(數(shù)值比較器)。二、數(shù)值比較器（DigitalComparator）當(dāng)前75頁，總共128頁。1、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門和非門實(shí)現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi當(dāng)前76頁，總共128頁。

先從高位比起，高位不等時(shí)，即可區(qū)別數(shù)值的大小

當(dāng)高位相等，再比較低位數(shù)，比較結(jié)果由低位決定2、多位數(shù)值比較器的設(shè)計(jì)原則當(dāng)前77頁，總共128頁。74LS8574LS85的引腳圖74LS85比較器不僅能完成兩個(gè)4位二進(jìn)制數(shù)的大小比較，還能擴(kuò)展為更多位數(shù)的數(shù)值比較。74LS85的示意框圖3、集成4位數(shù)值比較器74LS85當(dāng)前78頁，總共128頁。74LS85功能表當(dāng)前79頁，總共128頁。用兩片7485組成8位數(shù)值比較器（串聯(lián)擴(kuò)展方式）低位片高位片低四位高四位輸出4、集成數(shù)值比較器的位數(shù)擴(kuò)展高位不等時(shí)，結(jié)果由片（2）決定，與片（1）無關(guān)；高位相等時(shí)，結(jié)果由片（1）決定，若片（1）結(jié)果為A>B，則其輸出端A>B的值為1，即片（2）的級聯(lián)端a>b的值為1，故總結(jié)果為1。其他兩種情況同上述分析。（2）（1）當(dāng)前80頁，總共128頁。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12輸出用74LS85組成16位數(shù)值比較器（并聯(lián)擴(kuò)展方式）當(dāng)前81頁，總共128頁。

編碼：用二值代碼對事物進(jìn)行編號。目的是為了便于運(yùn)算或處理、易于保密或識(shí)別等。編碼器的邏輯功能：把輸入的高、低電平編成二進(jìn)制代碼。編碼器的結(jié)構(gòu)特點(diǎn)：輸入m位代碼，輸出n位二進(jìn)制代碼。m≤2n

編碼器的分類：按編碼方式二進(jìn)制編碼器二-十進(jìn)制編碼器按信號是否互斥普通編碼器優(yōu)先編碼器三、編碼器（Encoder）當(dāng)前82頁，總共128頁。一）普通編碼器

定義：任何時(shí)刻只允許輸入一個(gè)有效編碼請求信號，否則輸出將發(fā)生混亂。(輸入有約束。)普通編碼器的方框圖輸入：八個(gè)信號（對象）

I0~I7

（二值量）輸出：三位二進(jìn)制代碼

Y2Y1Y0稱8/3線編碼器當(dāng)前83頁，總共128頁。

I0

I1I2

I3I4

I5

I6

I7Y2Y1Y0１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１編碼器輸入輸出的對應(yīng)關(guān)系設(shè)輸入信號為1表示對該輸入進(jìn)行編碼。任何時(shí)刻只允許輸入一個(gè)編碼請求表達(dá)式、電路圖？其它輸入取值組合不允許出現(xiàn)，為無關(guān)項(xiàng)。當(dāng)前84頁，總共128頁。3位二進(jìn)制編碼器的真值表邏輯表達(dá)式：(利用無關(guān)項(xiàng)化簡)當(dāng)前85頁，總共128頁。二）優(yōu)先編碼器優(yōu)先編碼器：允許同時(shí)在n個(gè)輸入端有多個(gè)輸入信號有效，編碼器只對同時(shí)輸入的多個(gè)信號中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。3位二進(jìn)制優(yōu)先編碼器的真值表當(dāng)前86頁，總共128頁。邏輯表達(dá)式：當(dāng)前87頁，總共128頁。例：8/3線優(yōu)先編碼器74LS1488/3線優(yōu)先編碼器74LS148的引腳圖：當(dāng)前88頁，總共128頁。74LS148的邏輯功能描述：(1)編碼輸入端：邏輯符號輸入端上面均有“—”號，這表示編碼輸入低電平有效。I0~I7低電平有效優(yōu)先權(quán)最高當(dāng)前89頁，總共128頁。(2)編碼輸出端：從功能表可以看出，74LS148編碼器的編碼輸出是反碼。Y2、Y1、Y01當(dāng)前90頁，總共128頁。（3）選通輸入端：只有在=0時(shí)，編碼器才處于工作狀態(tài)；而在=1時(shí)，編碼器處于禁止?fàn)顟B(tài)，所有輸出端均被封鎖為高電平。SS禁止?fàn)顟B(tài)工作狀態(tài)當(dāng)前91頁，總共128頁。電路工作，但無編碼輸入電路工作，且有編碼輸入（4）選通輸出端YS和擴(kuò)展輸出端YEX：為擴(kuò)展編碼器功能而設(shè)置。當(dāng)前92頁，總共128頁。例試用兩片74LS148接成16線-4線優(yōu)先編碼器，將16個(gè)低電平輸入信號編為0000~1111共16個(gè)4位二進(jìn)制代碼。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。G0Z0&G1Z1&G2Z2&G3Z3174LS148(2)…………74LS148(1)…………當(dāng)前93頁，總共128頁。把I0～I(xiàn)9的十個(gè)狀態(tài)分別編碼成十個(gè)BCD碼。其中I9的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低。三）二-十進(jìn)制優(yōu)先編碼器74LS147的引腳圖：NC當(dāng)前94頁，總共128頁。二－十進(jìn)制（BCD）優(yōu)先編碼器74LS147輸入：邏輯0(低電平）有效輸出：反碼輸出注意：74LS147的功能表當(dāng)前95頁，總共128頁。邏輯功能：將每個(gè)輸入的二進(jìn)制代碼對應(yīng)的輸出為高、低電平信號。譯碼是編碼的反操作。譯碼器分類：

二進(jìn)制譯碼器（binarydecoder）

二-十進(jìn)制譯碼器（binary-codeddecimaldecoder）

顯示譯碼器（displaydecoder）

四、譯碼器（Decoder）當(dāng)前96頁，總共128頁。一）二進(jìn)制譯碼器（最小項(xiàng)譯碼器）3位二進(jìn)制譯碼器的框圖真值表輸入輸出A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7

00010000000001010000000100010000001100010000100000010001010000010011000000010111000000013位二進(jìn)制譯碼器的真值表輸入：一組二進(jìn)制代碼輸出：一組與輸入代碼一一對應(yīng)的高、低電平信號。當(dāng)前97頁，總共128頁。集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7當(dāng)前98頁，總共128頁。表74LS138功能表當(dāng)S1、、中的任何一個(gè)無效時(shí)，74LS138所有的輸出都被封鎖在高電平狀態(tài)，不進(jìn)行譯碼。當(dāng)前99頁，總共128頁。74LS138框圖及其各輸出函數(shù)表達(dá)式如下：最小項(xiàng)譯碼器當(dāng)前100頁，總共128頁。二）二–十進(jìn)制譯碼器(4線-10線譯碼器)邏輯功能：將輸入的8421BCD碼譯成10個(gè)獨(dú)立的輸出高、低電平信號。二–十進(jìn)制譯碼器74LS42的邏輯圖：74LS42的邏輯式和真值表當(dāng)前101頁，總共128頁。三）顯示譯碼器1、七段字符顯示器（或七段數(shù)碼管）半導(dǎo)體數(shù)碼管（LED）液晶顯示器(LCD)(1)半導(dǎo)體數(shù)碼管七段LED數(shù)碼管的外形圖及兩種接法：CommonKathion

CommonAnode當(dāng)前102頁，總共128頁。(2)液晶顯示器（a）未加電場時(shí)（b）加電場以后（c）符號當(dāng)前103頁，總共128頁。(3)半導(dǎo)體數(shù)碼管與液晶顯示器的比較類型半導(dǎo)體數(shù)碼管液晶顯示器工作電壓1.6~1.8V/段(紅色)<1V2.2~2.4V/段(綠色)功耗1~2μW/段(紅色)<1μW/cm21.5~8μW/段(綠色)亮度較高較差響應(yīng)速度<0.1μs10~200ms用途廣泛電子表、儀表、便攜儀器等當(dāng)前104頁，總共128頁。2、BCD–七段顯示譯碼器BCD–七段顯示譯碼器的真值表（P55）。D、C、B、A：BCD碼輸入信號a～f：譯碼輸出，與數(shù)碼管的a~f對接74LS48:燈測試端，低電平有效。當(dāng)時(shí)，數(shù)碼管七段全部點(diǎn)亮，用于測試數(shù)碼管的好壞。:動(dòng)態(tài)滅零輸入端，低電平有效。:滅燈輸入/滅零輸出端。當(dāng)前105頁，總共128頁。（1）在存儲(chǔ)器中的應(yīng)用用作地址譯碼器或指令譯碼器，譯碼器輸入地址碼，輸出為存儲(chǔ)單元地址。如n位地址線可尋址2n個(gè)單元。

四、譯碼器的應(yīng)用

（2）擴(kuò)展應(yīng)用在需進(jìn)行大容量譯碼時(shí)，可將芯片進(jìn)行擴(kuò)展?！纠?】試用兩片74LS138組成4線－16線譯碼器，將輸入的4位二進(jìn)制代碼譯成16個(gè)獨(dú)立的低電平信號。當(dāng)前106頁，總共128頁。圖用兩片74LS138接成的4線－16線譯碼器當(dāng)前107頁，總共128頁。（3）實(shí)現(xiàn)邏輯函數(shù)由于n變量二進(jìn)制譯碼器可以提供變量的個(gè)最小項(xiàng)非的輸出，而任何邏輯函數(shù)均可化為最小項(xiàng)之和的標(biāo)準(zhǔn)形式，所以利用二進(jìn)制譯碼器和一些必要的邏輯門可以實(shí)現(xiàn)邏輯函數(shù)。

【例2】

：試用74LS138和與非門構(gòu)成一位全加器。當(dāng)前108頁，總共128頁。【例2】

：試用74LS138和與非門構(gòu)成一位全加器。解:全加器的最小項(xiàng)表達(dá)式應(yīng)為Si=Ci

=當(dāng)前109頁，總共128頁。注：實(shí)現(xiàn)多變量譯碼輸入的邏輯函數(shù)時(shí)，可以先擴(kuò)展再按上述方法實(shí)現(xiàn)。當(dāng)前110頁，總共128頁?！纠?】試?yán)?線–8線譯碼器74LS138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為當(dāng)前111頁，總共128頁。A0A1A0A1一)數(shù)據(jù)選擇器的工作原理邏輯功能：在數(shù)字信號的傳輸過程中，將某一個(gè)數(shù)據(jù)從一組數(shù)據(jù)中選擇出來，并送到輸出端?？梢?，輸出Y取決于選擇變量A1A0的不同組合。當(dāng)A1A0=00時(shí)，Y=D0；當(dāng)A1A0=01時(shí)，Y=D1；當(dāng)A1A0=10時(shí)，Y=D2；當(dāng)A1A0=11時(shí)，Y=D3。五、數(shù)據(jù)選擇器當(dāng)前112頁，總共128頁。圖74LS153和74LS151的引腳圖0A1A9(a)74LS153(a)74LS1531236457816101514131211GNDS1S2CCV31D21D11D01D32D22D12D02DY1Y20A1A9(b)74LS151(b)74LS1511236457816101514131211GNDSCCV3D2D1D0D7D6D5D4DYY2A雙4選1數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器典型芯片的引腳圖74LS153的邏輯圖當(dāng)前113頁，總共128頁。二)用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)

由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。例如4選1數(shù)據(jù)選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3當(dāng)D0=D1=D2=D3=1時(shí)，Y=m0+m1+m2