EDA基于VHDL語(yǔ)言的出租車(chē)計(jì)價(jià)器課程設(shè)計(jì)

得得評(píng)卷教師EDA程設(shè)計(jì)VHDL與技術(shù)專(zhuān) 業(yè)： 電子信息工程號(hào)：word摘要FPGAEDAFPGA、里、等待間考慮到業(yè)特殊注重把思路加入到中FPGAVHDL語(yǔ)言其具有移植加于產(chǎn)品升級(jí)。關(guān)鍵詞Abstractpaperdescribestheuseofasinglechipforthedesignofaccounting-feemachine,mainlyonhowtousetheemergingdesignedtoreplacetraditionalmethods,usingtheprogrammableFPGA,conciseandchangingthedesigntoshortenthedevelopmentsothataccounting-feemachineinasmallermorepowerful.Thedesignandimplementationoftheaccounting-feemachineforsomebasicfunctions,includingbillingstartingprice,drivingmetered,thewaitingtimebilling,takingintoaccountthespecialnatureofsomeofthetopaymoreattentiontoanumberofnewIdeasintothedesign.MainlyincludingtheuseoftheFPGAchip,theuseofVHDLprogramming,soastomakeitastrongertransplanted,andmoreconducivetoproductupgrades.y:VHDaccounting-feemachinFPGAword錄言一二、總體仿真五部分 硬件調(diào)試、引腳鎖定二、硬件驗(yàn)證情況總結(jié)致謝參考文獻(xiàn)附電路圖、電路二、 圖三、 仿真圖附程序代碼、 頂層件二、 控模塊二、 顯示模塊word前 言隨著出租車(chē)行業(yè)的發(fā)展，對(duì)出租車(chē)計(jì)費(fèi)器的要求也越來(lái)越高。二十世紀(jì)后半期，隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實(shí)現(xiàn)方法經(jīng)歷了由分立元件、 、 到 、 以及 微處理器和專(zhuān)業(yè)集成電路 逐漸取代了通用全硬件 電路，而 以其體積小、重量輕、功耗低、速度快、成本低、保密性好而脫穎而出。目前，業(yè)界大量可編程邏輯器件 ，尤其是現(xiàn)場(chǎng)可編程邏輯器件 被大量地應(yīng)用在 的制作當(dāng)中。在可編程集成電路的開(kāi)發(fā)過(guò)程中，以計(jì)算機(jī)為工作平臺(tái)，了應(yīng)用電技術(shù)、計(jì)算機(jī)技術(shù)、技術(shù)成的電計(jì)自技術(shù)要行方的計(jì)工作計(jì)電電路計(jì)以及 計(jì)理的可編程邏輯開(kāi)發(fā)系統(tǒng)大量的計(jì)要求同的器件，在平臺(tái)行，提用的界，的。EDA技術(shù)ElectronicDesignAutomation技術(shù)是EDAHDHardwareDdscriptione成的計(jì)文件，自地成邏輯編、、分、、以及邏輯和，實(shí)現(xiàn)的電路系統(tǒng)功。在硬件實(shí)現(xiàn)方了大集成電路制技術(shù)、計(jì)、ASIC和、FPGA(GieldPeogrammableGateLogicDevice)編程和自技術(shù)。VHDL的文全yhddte,TheInstituteofElectricalandElectronicsEngineets發(fā)展，在1987作為“1076”公VHDL成為硬件的業(yè)界標(biāo)準(zhǔn)之。word文檔可自由復(fù)制編輯、目的、專(zhuān)業(yè)、本技能去分析解決程技術(shù)際問(wèn)題提高綜合素質(zhì)使成程應(yīng)型合格人才故進(jìn)行《EDA技術(shù)及應(yīng)》課程。幫助全面熟悉、VHDL語(yǔ)言本掌握利VHDL語(yǔ)言對(duì)常組合邏電路時(shí)序邏電路程把程際結(jié)合起來(lái)熟悉調(diào)試程序技巧掌握分析結(jié)果若干有效方法進(jìn)一步提高上機(jī)動(dòng)手能力使綜合電路能力成提供資料慣規(guī)范程。二、系統(tǒng)一個(gè)簡(jiǎn)單滿足活需功能出租車(chē)費(fèi)器。三、功能描述車(chē)以內(nèi)3km后km2元車(chē)費(fèi)一次累加。當(dāng)遇到紅燈或客戶需要停車(chē)等待時(shí)則按時(shí)間費(fèi)費(fèi)單價(jià)20s1元。要2位數(shù)碼管顯示里程2位數(shù)碼管顯示費(fèi)。四、補(bǔ)充說(shuō)明(1).現(xiàn)費(fèi)器預(yù)置功能時(shí)收費(fèi)等。(2).以模擬汽車(chē)行駛、停止、暫停等狀態(tài)并根據(jù)不同狀態(tài)進(jìn)行費(fèi)。以十進(jìn)顯示出租車(chē)行駛路程與車(chē)費(fèi)。word2.1、顯位掃描顯示時(shí)鐘信號(hào)控程模開(kāi)始信號(hào)制塊模暫停信號(hào)費(fèi)塊停止信號(hào)同時(shí)還讀取外部開(kāi)關(guān)控信號(hào)，提供當(dāng)前顯信號(hào)與顯位選信號(hào)，從而周期性交替顯/費(fèi)信息。程功能并產(chǎn)生里程信號(hào)，時(shí)在停狀態(tài)完成時(shí)是設(shè)核心與難點(diǎn)，涉及到多種時(shí)鐘信號(hào)，并多種限次高速發(fā)生向一組級(jí)聯(lián)十進(jìn)數(shù)提供不同費(fèi)率信號(hào)、停開(kāi)關(guān)狀態(tài)、當(dāng)前費(fèi)結(jié)果等信號(hào)，綜合考慮，挑選適合次數(shù)，從而實(shí)現(xiàn)不同條件不同費(fèi)。相應(yīng)數(shù)據(jù)當(dāng)前選中數(shù)字，頂層根據(jù)顯示數(shù)據(jù)類(lèi)型變換信號(hào)進(jìn)行選擇，傳輸給顯。顯實(shí)驗(yàn)箱上四個(gè)七段數(shù)碼管、程序?qū)懸粋€(gè)七段數(shù)碼管譯碼程序組成。wordStarStar啟動(dòng)起步：3元3公里內(nèi)超3公里2元/公里停等待時(shí)1元/0秒Pause顯金額及駛里程Stop停止零金額里程2.2ispLEVERVHDL、調(diào)參數(shù)終確定word、程費(fèi)3.2ClkClkMoneyStartStopDistancePause3.1。器量為99，滿量動(dòng)歸零；器量為99元，滿量動(dòng)歸零。據(jù)送入顯進(jìn)行譯碼，最后別送至以和元為單位對(duì)應(yīng)據(jù)管上顯。二、顯示顯3.31KHzClk1KHzClkMoneyDistanceSeg0Seg1Seg2Seg3Seg4Seg5Seg6Scan0Scan1Scan2Scan33.2顯word3Cnt]a]203，00、控制模塊3.3ClkClkScan[0:3]StartStopDistance1Seg[0:6]3.33Clkt，Pause,Stop,Scan[0:3]Seg[0:7],Distance1、動(dòng)態(tài)擇其送行譯最后送至十元、元單對(duì)應(yīng)上最大99元；送行最后送至以公里單上最大99公里。word、計(jì)程計(jì)費(fèi)模塊4.1Start333211停止信號(hào)(Stop)時(shí)1時(shí)清零。如4.1所示。二、總體4.2總體2tkznSeg[6:0]即數(shù)碼管顯示碼根據(jù)數(shù)據(jù)序代碼見(jiàn)附錄序Display部分。word、引腳鎖定5.15.1二、驗(yàn)證情況結(jié)果完全符合求。通過(guò)仿真明常地行駛里程和乘客付費(fèi)用符合預(yù)費(fèi)標(biāo)準(zhǔn)和功能求5.2word a.57元 b.69元c.7元 9元圖5.2實(shí)驗(yàn)箱實(shí)踐結(jié)果word總結(jié)EDA、暫等功并態(tài)掃描電路顯示數(shù)暫時(shí)若VHDL力強(qiáng)是層次FPGA件速度快使用方便便于等特點(diǎn)本于時(shí)間有限和驗(yàn)欠缺不足之處還望老師予以指正。在這段時(shí)間里次熟悉和增強(qiáng)VHDL語(yǔ)言基本知識(shí)VHDL語(yǔ)言對(duì)常用組邏電路和時(shí)邏電路把和實(shí)際結(jié)起來(lái)VHDL硬件描述語(yǔ)言打破硬件和軟件人員之間互不干涉界限以使用語(yǔ)言形式來(lái)數(shù)字硬件結(jié)構(gòu)、為描述直數(shù)字電路硬件通過(guò)、下載該芯片具備原來(lái)需要使用雜數(shù)字電路實(shí)現(xiàn)功；更加解和加深對(duì)和技巧步提高手力培養(yǎng)使用綜電路力養(yǎng)提供習(xí)慣和規(guī)范思想。單塊實(shí)現(xiàn)其功學(xué)會(huì)通過(guò)原理圖或頂層件把各模塊連而實(shí)現(xiàn)對(duì)注重不僅是把理論知識(shí)鞏固而且應(yīng)把理論通過(guò)對(duì)源代碼發(fā)現(xiàn)些易忽略節(jié)考驗(yàn)的是思維邏力對(duì)知識(shí)靈活應(yīng)用當(dāng)精神是不或缺時(shí)間不長(zhǎng)要達(dá)要學(xué)會(huì)集眾人之精華還要于利用有具為己服務(wù)開(kāi)拓思維。在時(shí)不妄想次就將整好反、不斷是注釋好習(xí)慣美與否不僅僅是實(shí)現(xiàn)功而應(yīng)該思路這樣也為保存和交流提供方便；在過(guò)中問(wèn)記錄下來(lái)并析清楚以免下次碰到。word致謝EDA、突勞動(dòng)成果喜悅心情發(fā)平時(shí)足和薄弱環(huán)節(jié)而加彌補(bǔ)。經(jīng)意間,段間已經(jīng)接近尾聲到種思維很?chē)?yán)密報(bào)告定要按照老師給要求和驟走去動(dòng)手之總總框架圖樣至于手忙亂或者丟三落四。老師.老師循循善誘教導(dǎo)和拘格路給予無(wú)盡啟迪此感謝對(duì)幫助謝謝你對(duì)幫助和支持讓感受到友誼每細(xì)節(jié)和每數(shù)據(jù)離老師您細(xì)心指導(dǎo)而您朗性和寬容態(tài)度幫助夠很順利完成word《EDA技術(shù)與VHDL》潘松黃繼業(yè)著 清華大學(xué)出版社《EDA實(shí)用技術(shù)》宋嘉玉孫麗霞著 人民郵電出版社《VHDL電路設(shè)計(jì)實(shí)用技術(shù)》齊洪喜陸穎著 清華大學(xué)出版社《EDA實(shí)用技術(shù)及應(yīng)用》劉艷萍高振斌李志軍著 國(guó)防工業(yè)出版社《EDA北京理工大學(xué)出版社《EDAwordA bbcbce Pa_n Dgde Pa_gdt I fi SDDea bc de fgCVo y Dmo MSCnI fDea bc de fgCVmC1234567812345678ggs sggs sgsgsgsa 01gss s s sggsgsgssbce Pa_bc_n Dgde Pat fi SDDea bc de fgCVo y Dgdmo MSn fCDabec de gCVmC1234567812345678gsgsgsgsgsgsgs sa 01gs s sgsgsgsgssgsAsgg8L7s7gs7ggs s17gs6s s s s666546666555557476777879708182838487776666CD3666555555251505Iklc5767778797081828384123456789VNG352515054 949487847464542NG3 443456789D1Lsk1klciD414049383736353011131111415CDN16171819102VNsGip4222222335678901243384746454443424140493837363534333111111112222222222333SWSSSS1SWS2SWSword制編輯word制編輯、圖word制編輯、3D仿真圖word制編輯word制編輯B 、頂層文件libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitytopisport(clk:INSTD_LOGIC;start:INSTD_LOGIC;stop:INSTD_LOGIC;pause:INSTD_LOGIC;std_logic;scan:outstd_logic_vector(3downto0);seg7:outstd_logic_vector(6downto0));endtop;architecturetttoftopiscomponenttaxiport(clk:INSTD_LOGIC;start:INSTD_LOGIC;stop:INSTD_LOGIC;pause:INSTD_LOGIC;money:OUTINTEGERRANGE0TO29;distance:OUTINTEGERRANGE0TO29);word制編輯endcomponent;componentdecoderport(clk1khz:instd_logic;money_in:inintegerrange0to29;distance_in:inintegerrange0to29;scan:outstd_logic_vector(3downto0);seg7:outstd_logic_vector(6downto);endcomponent;signalmoney1:integerrange0to29;signaldistance1:integerrange0to29;beginu1:taxiportmap(clk,start,stop,pause,money1,distance1);u2:decoderportmap(clk1khz,money1,distance1,scan,seg7);endttt;、ilibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytaxiisPORT(clk:INSTD_LOGIC;start:INSTD_LOGIC;stop:INSTD_LOGIC;pause:INSTD_LOGIC;money:OUTINTEGERRANGE0TO29;distance:OUTINTEGERRANGE0TO29);end;word制編輯architectureoneofbeginPROCESS(clk,start,stop,pause)VARIABLEmoney_reg:INTEGERRANGE0TO29;VARIABLEdistance_reg:INTEGERRANGE0TO29;VARIABLEnum:INTEGERRANGE0TO9;time1:INTEGERRANGE0TO20;BEGINIFstop='1'THENmoney_reg:=0;distance_reg:=0;num:=0;ELSIF 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