一種高可靠刀閘接口箱控制器的設(shè)計-設(shè)計應(yīng)用

精品文檔-下載后可編輯一種高可靠刀閘接口箱控制器的設(shè)計-設(shè)計應(yīng)用數(shù)字化變電站的思想是設(shè)備智能化、信息互動化、控制網(wǎng)絡(luò)化、功能一體化、狀態(tài)可視化，終實現(xiàn)高可靠的堅強智能電網(wǎng)。數(shù)字化變電站與傳統(tǒng)變電站相比在間隔層和設(shè)備之間增加了一個強大的過程層業(yè)務(wù)單元，可以把現(xiàn)有設(shè)備接入數(shù)字化變電站。過程層主要設(shè)備為智能接口單元：包含斷路器操作箱和刀閘接口控制箱，本文介紹刀閘接口控制箱的實現(xiàn)。

刀閘接口箱用來控制隔離開關(guān)，其可靠性成為數(shù)字化站檢修的關(guān)鍵部位，因此需要設(shè)計一種高可靠裝置以防止帶負荷拉、合隔離開關(guān)，帶電合接地刀閘，帶接地線(接地刀閘)合斷路器(隔離開關(guān))。裝置還要滿足智能控制、通訊以保障符合IEC61850標(biāo)準(zhǔn)運行。本文介紹利用雙FPGA實現(xiàn)刀閘接口箱的高可靠性以及通訊控制的設(shè)計方法。

1系統(tǒng)設(shè)計

一個220kV斷路器需要7個隔離刀閘，一個隔離刀閘需要6個開關(guān)量采集點以及1組帶閉鎖的組合觸點。6個開關(guān)量分別用于采集三相刀閘的的開和關(guān)位置信息。刀閘接口控制箱除實現(xiàn)上述功能外，還具備信號指示燈控制、多種自檢功能、通訊控制、現(xiàn)場狀態(tài)信號采集和上傳、上級控制命令接收、解析、執(zhí)行等，其功能框圖如圖1所示。為了實現(xiàn)高可靠性控制，邏輯上采用了雙FPGA控制，驅(qū)動電路上采用獨立雙啟動，采用多繼電器“邏輯與”組合實現(xiàn)出口控制。防止刀閘檢修時隔離開關(guān)誤閉合導(dǎo)致人員傷亡事件發(fā)生。

1．1硬件實現(xiàn)方案

數(shù)字量開入用于采集現(xiàn)場信號狀態(tài)和邏輯控制硬壓板，開入電路均具備一定的抗干擾能力；出口電路具備7路分閘、7路合閘以及7路閉鎖用于執(zhí)行相應(yīng)的回路分閘與合閘。開入和出口均有強弱電隔離回路，能夠保障4級快速瞬變和浪涌4級抗擾度實驗。光收發(fā)通道用于實現(xiàn)遠動控制，實現(xiàn)現(xiàn)場數(shù)據(jù)和裝置狀態(tài)量上傳和接收控制命令，實現(xiàn)刀閘分合操作。還有14路指示燈用于指示分合閘位置和裝置運行狀態(tài)。裝置還有一個CPU單元用于數(shù)據(jù)運算和解析執(zhí)行命令。CPU單元與個FPGA之間通過串口交換數(shù)據(jù)，通過GPIO與第二個FPGA交換數(shù)據(jù)和命令。兩塊FPGA獨立啟動和出口；然后再把出口繼電器觸點進行邏輯組合實現(xiàn)更高等級的可靠傳動。出口自檢回路包括啟動自檢、擊穿自檢和斷線自檢。其中啟動和斷線故障立即報警，擊穿故障時立即閉鎖出口。硬件設(shè)計的為兩塊相同的FPGA，該裝置的所有邏輯功能都是利用這兩塊FPGA芯片實現(xiàn)。該芯片選用XILINX的XC3S50AN，擁有50k個系統(tǒng)門、1584個邏輯單元、1MbitFlashROM、65KRAM、3個乘法器、2個DCM時鐘管理器；可提供144個IO口。該芯片還具有低功耗、靈活的信號電平兼容性；內(nèi)核1．2V、IO為3．3VTTL支持5V容限輸入。PU單元采用具備串口和GPIO的單元，限于篇幅這里不作介紹，本方案重點是采用先進的出口自檢、啟動以及出口邏輯組合；FPGA的系統(tǒng)設(shè)計方案：電源管理、復(fù)位電路、時鐘分配以及FPGA配置電路的設(shè)計。

1．2電源、復(fù)位及時鐘系統(tǒng)的設(shè)計方案

本裝置需要以下等級電源：24V電源為出口繼電器提供驅(qū)動、5V電源為光信號收發(fā)模塊提供驅(qū)動、3．3V電源為FPGA的IO、時鐘電路提供驅(qū)動電源、1．2V為FPGA內(nèi)核提供工作電源。選用免維護的LAMDA電源模塊HWS50／HD把直流220V轉(zhuǎn)換為+24V；DC—DC模塊PSS3—24—5把+24V轉(zhuǎn)換到+5V。FPGA所需要的3．3V和1．2V則選用高效電源管理芯片ISL6410AIU和MIC39101—3．3BM，其實現(xiàn)方法如圖2所示。U1-4腳為1．2V電源建立完成標(biāo)志，使用該信號控制U2-1腳3．3V電源使能，保證內(nèi)核電源可靠工作后再建立IO電源。L1為濾波電感器，應(yīng)保證負載的通流能力，選用coilcraft公司的DO1813H—153MLD型號。選用高可靠性的集成電路ADM6711TAKS實現(xiàn)手動復(fù)位和電平門檻監(jiān)視復(fù)位。復(fù)位輸出信號PORESET#為低電平有效，保障整個系統(tǒng)可靠復(fù)位。選用epson公司的高精度低溫漂晶體振蕩器OCETGLJ-16M，所需電源為3．3V，輸出時鐘為16MHz，連接到FPGA的全局時鐘入口，可以直接驅(qū)動兩個FPGA。

1．3啟動、出口及自檢回路

為了實現(xiàn)出口閉鎖，設(shè)計了出口啟動電路，只有出口電路和啟動電路同時動作時才能把信號開出。為了防止電路故障而導(dǎo)致拒動，設(shè)計了啟動及出口回路的自檢電路如圖3所示。兩個FPGA各有一套完整的啟動及自檢回路，組合出口是利用兩個FPGA驅(qū)動的繼電器觸點進行“邏輯與”后實現(xiàn)出口。啟動自檢方法：關(guān)閉出口信號(OUT1高電平)，打開啟動繼電器(START低電平)；OP1導(dǎo)通，J1動作+24VC接通24V電源、OP2導(dǎo)通，OUT_RET變?yōu)榈碗娖?，實現(xiàn)啟動自檢。出口自檢方法：關(guān)閉啟動繼電器(START高電平)，打開出口(OUT1低電平)；OP3、OP4導(dǎo)通，OUT_RET變?yōu)榈碗娖?，實現(xiàn)出口回路自檢。多路出口自檢時，需要每一路輪流自檢，由于可能會有干擾，可以通過設(shè)定某一路10輪自檢均錯誤時才判定該回路故障。

2FPGA編程

本方案由于沒有主控單元(MCU)，需要接受上位機的指令并執(zhí)行相應(yīng)功能。所以出口控制的實現(xiàn)都要依賴于FPGA，在每個FPGA中均設(shè)計啟動和出口自檢以及數(shù)據(jù)交換處理功能，功能如圖4所示，第二塊FPGA可以參考塊設(shè)計，F(xiàn)PGA2通過串口把自己的狀態(tài)提供給FPGA1，兩塊FPGA均是通過接收上位機的命令執(zhí)行相應(yīng)的功能。

2．1信息收發(fā)模塊

信息收發(fā)模塊：主要有命令接收、信息發(fā)送回路，在FPGA中做一個異步接收器、串并轉(zhuǎn)換器件，把接收到的數(shù)據(jù)存入命令緩沖區(qū)。把現(xiàn)場的狀態(tài)信息通過開入回路采集后存入狀態(tài)緩沖區(qū)，當(dāng)收到回傳信息命令后把信息數(shù)據(jù)轉(zhuǎn)換為串行格式通過光發(fā)送模塊送出數(shù)據(jù)。功能框圖如圖5所示。

2．2命令執(zhí)行模塊

命令執(zhí)行模塊包括：出口啟動、出口使能、出口傳動功能。命令執(zhí)行電路讀取存放在信息緩存中命令數(shù)據(jù)，接收到啟動命令時，啟動出口電源，為隨時出口做準(zhǔn)備，其間沒有出口命令并且啟動故障消失時，啟動返回。當(dāng)接收到出口命令時，執(zhí)行出口命令；啟動及出口命令發(fā)出后，通過硬件執(zhí)行電路驅(qū)動隔離開關(guān)閉合或斷開。并把執(zhí)行結(jié)果存入狀態(tài)信息緩存。功能框圖如圖6所示。

2．3時鐘生成模塊

時鐘生成模塊在實現(xiàn)出口自檢、使能時需要1μs、64μs和128μs的時鐘，實現(xiàn)指示燈閃爍時需要500μs時鐘。利用FPGA的DMC模塊把16MHz的時鐘分成系統(tǒng)所需的時鐘。時鐘仿真圖如圖7所示。

2．4軟件實現(xiàn)方案及編程

軟件編程按照分層模塊的方式進行，采用常用的硬件編程語言VHDL；兩塊FPGA獨立編譯分別，保證邏輯和實現(xiàn)的獨立性。編譯環(huán)境為XILINX的軟件ISE軟件，版本號位10．3．1，該軟件有非常強大的功能，具備很多常用的IP核，可以直接加載。自帶仿真軟件可以實現(xiàn)邏輯和時序仿真。配合XILINX的另一款邏輯分析軟件chipscope可以在線探測芯片實際運行狀態(tài)，測試邏輯和時序錯誤。綜合使用軟件能夠快速實現(xiàn)系統(tǒng)設(shè)計。軟件功能框圖已經(jīng)給出，限于篇幅VHDL語言的程序代碼不再給出。

3程序及配置方案

本系統(tǒng)兩塊FPGA全部使用ISP方案，利用FPGA的JTAG接口，把編程數(shù)據(jù)到內(nèi)部的FLASMROM內(nèi)。XC3S50AN的配置模式控制管腳M2、M1、M0決定FPGA引導(dǎo)配置數(shù)據(jù)的方法，計有8種。系統(tǒng)上電時，給PROG_B一個低電平，觸發(fā)數(shù)據(jù)配置，在INIT_B低電平期間讀取M2：M1：M0狀態(tài)決定數(shù)據(jù)引導(dǎo)方式。本系統(tǒng)選用INTERNALMASTERSPIMODE[0：1：1]。其中方便調(diào)試的JTAGMODE[1：0：1]可以支持JTAG口直接配置FPAG數(shù)據(jù)用于帶電調(diào)試，當(dāng)斷電后數(shù)據(jù)丟失。XC3S50AN參與配置的管腳及功能如表1所示。

本設(shè)計為保證可靠性選用了2塊FPGA同時工作，它們之間通過模擬串行口交換信息可以實現(xiàn)相互邏輯上閉鎖。在電路出口處把2塊FPGA驅(qū)動的繼電器觸點串聯(lián)后作為終的出口控制，又在硬體電路上實現(xiàn)邏輯閉鎖。如此可以保證裝置的可靠動作，不會再有誤動作發(fā)生。

4整體測試

該方案設(shè)計的刀閘接口控制箱單元，已經(jīng)制成產(chǎn)品調(diào)試成功，并完成型式試驗。在數(shù)字化變電站試運行，運行中沒有發(fā)現(xiàn)問題。測試環(huán)節(jié)進行了以下測試。

4．1單板硬件測試

主要測試電源系統(tǒng)工作電壓值及上電時序如圖8所示，通道1至3分別為1．2、5、3．3V電壓建立波形，對于FPGA要求內(nèi)核電源1．2V建立完成后才能允許IO模塊電源3．3V建立。圖9中通道4為3．3V電源。通道1為FPGA程序引導(dǎo)完成信號DONE，DONE完成后FPGA內(nèi)部邏輯可以正常工作。通道3為上電復(fù)位信號，該信號復(fù)位期間所有邏輯信號處在復(fù)位狀態(tài)，完成復(fù)位后系統(tǒng)就可以正常工作了。

4．2FPGA功能測試

一般通過仿真和黑盒測試兩種方法，每一個功能模塊可以通過設(shè)定邊界條件測試功能完整性，整體邏輯功能一般通過測試輸入信號和輸出信號的邏輯關(guān)系，然后測試整套裝置的功能完整性。

4．3整裝置功能和性能測試

整套裝置按照設(shè)計技術(shù)指標(biāo)測試功能和性能，主要測試了開關(guān)量動作值、