教學(xué)課件作者王茜黃仁許光辰第章可編程邏輯器件

第4章可編程邏輯器件4.1可編程邏輯器件（PLD）演變可編程邏輯器件（ProgrammableLogicDevice，PLD）可編程器件能夠?yàn)閿?shù)字系統(tǒng)設(shè)計(jì)者帶來如下好處1．簡化了數(shù)字系統(tǒng)設(shè)計(jì)方法2．?dāng)?shù)字系統(tǒng)集成度得到提高3．系統(tǒng)可靠性和可用性得到提高（1）系統(tǒng)健壯性（2）系統(tǒng)故障可恢復(fù)性（3）系統(tǒng)實(shí)時(shí)性（4）系統(tǒng)在線更新性針對數(shù)字系統(tǒng)這個(gè)應(yīng)用工程特例，它的可靠性可以用平均無故障工作時(shí)間（MeanTimetoFailure，MTTF）來衡量數(shù)字系統(tǒng)可用性就可以根據(jù)這兩個(gè)度量值被定義為：MTTF/（MTTF+MTTR）

100%4.1.1可編程邏輯器件（PLD）PLD內(nèi)部結(jié)構(gòu)PLD典型輸入部件示意圖及其輸入/輸出真值表傳統(tǒng)邏輯圖與PLD簡化圖表示4.1.2可編程只讀存儲(chǔ)器（PROM）可編程只讀存儲(chǔ)器（ProgrammableRead-OnlyMemory，PROM）這種器件由一個(gè)不可編程的“與”陣列和一個(gè)可編程的“或”陣列組成PROM內(nèi)部結(jié)構(gòu)示意圖4.1.3現(xiàn)場可編程邏輯陣列（FPLA）FPLA器件與PROM器件在內(nèi)部結(jié)構(gòu)設(shè)計(jì)上也較相似，它也采用一個(gè)“與”陣列及一個(gè)“或”陣列來構(gòu)成它與PROM的重要區(qū)別是它的“與”陣列及“或”陣列都是可編程的，并且這些陣列都可以根據(jù)實(shí)際使用情況進(jìn)行壓縮或擴(kuò)充FPLA器件內(nèi)部結(jié)構(gòu)示意圖4.1.4可編程陣列邏輯（PAL）PAL（ProgrammableArrayLogic）由一個(gè)“與”陣和一個(gè)“或”陣構(gòu)成“與”陣是可編程的，而“或”陣列則采用了固定結(jié)構(gòu)模型PAL器件內(nèi)部結(jié)構(gòu)PAL器件實(shí)際上有三種類型第一種類型結(jié)構(gòu)圖第二種類型結(jié)構(gòu)圖第三種類型結(jié)構(gòu)圖4.1.5通用陣列邏輯（GAL）GAL（GenericArrayLogic）OLMC的內(nèi)部結(jié)構(gòu)為保證GAL器件正常運(yùn)行，在GAL器件的OLMC內(nèi)部還設(shè)置了4個(gè)多路開關(guān)，它們分別是PTMUX、FMUX、TSMUX和OMUX。1．多路開關(guān)PTMUX2．多路開關(guān)OMUX3．多路開關(guān)TSMUX4．多路開關(guān)FUMX純輸入模京式的組態(tài)械等效電路觀結(jié)構(gòu)純組合邏壯輯輸出模誤式的組態(tài)輝等效電路閉結(jié)構(gòu)三態(tài)控蒼制的純柿組合邏仔輯輸出額模式的軟組態(tài)等斗效電路兇結(jié)構(gòu)組合邏輯責(zé)和時(shí)序邏榮輯混合輸央出模式的勾組態(tài)等效事電路結(jié)構(gòu)純時(shí)序腫邏輯輸東出模式滾的組態(tài)勤等效電裕路結(jié)構(gòu)4.2稍可寒編程器爛件設(shè)計(jì)4.2晌.1箱可編殼程器件愉開發(fā)工刺具演變在20世征紀(jì)70年妄代末，由尋MMI公貸司推出針擠對己方公逃司可編程去器件開發(fā)線的基于匯裕編程序的框PALA令SM開發(fā)課平臺在20削世紀(jì)8呆0年代法初，由逼輔助技由術(shù)公司?。↙o綢sG氧ato拉s）和波DAT它AI/塊O公司朝（Re尤dmo碼nd）廉各自獨(dú)白立開發(fā)認(rèn)出基于現(xiàn)編譯型醋的CU硬PL和太ABE追L軟件櫻包4.2友.2可編程顯器件設(shè)盜計(jì)過程禮與舉例可編程器值件設(shè)計(jì)過樹程第一步崖是器件引嶼腳資源初智始化描述吹，在該描舌述中需要寒將確定使取用的可編酒程器件引蝕腳進(jìn)行逐爺一定義并涼確定引腳蒙名?？删幊趟槠骷O(shè)稍計(jì)過程匹第二步也是設(shè)計(jì)碼者對可離編程器美件功能擺進(jìn)行描畝述。設(shè)計(jì)實(shí)盡現(xiàn)（Des伴ign濾Im網(wǎng)ple吉men臥tat秤ion）是完逃成可編搜程器件謹(jǐn)設(shè)計(jì)的木核心環(huán)速節(jié)設(shè)計(jì)實(shí)呼現(xiàn)實(shí)際敬上是由鈴下面6個(gè)過程塊構(gòu)成（1）優(yōu)化著（Opti輕miza郊tion）過程（2）合并樓（Merg臟ing）過程（3）分割（Part略itio嶺ning）過程（4）布局或（Plac現(xiàn)emen倚t）過程（5）布線（Rou伏tin虛g）過程（6）數(shù)據(jù)文聽件生成（JED班EC或Bit靜Stre服amG磨ener鑄atio石n）過程可編程器側(cè)件設(shè)計(jì)第辰三步是下憂載和配置逝，它是將在通過開發(fā)型工具編譯惱器形成的鉗數(shù)據(jù)文本陜放置到某旗個(gè)具體可紅編程器件材中，從而茂生成設(shè)計(jì)木者所需要尸達(dá)到邏輯日功能的可冶編程器件4.3兩種常用紗的HDP弦LD可編程邏唉輯器件4.3.索1按集成謀度分類蓄的可編疏程邏輯柏器件分成低口密度可棒編程邏吃輯器件禽（Low頁De季nsi撤ty忘Pro昂gra倍mma累ble鵲Lo飽gic層De筆vic送e，LDPL袋D）和高密晌度可編程丑邏輯器件信（High雕Den竭sity播Pro忽gram床mabl控eLo上gic猶Devi唇ce，HDP預(yù)LD）可編程爬器件分置類4.3.皇2C釣PLD可養(yǎng)編程器件CPLD節(jié)器件由可掏編程邏輯塞宏單元、銜可編程I顯/O單元娘和可編程違內(nèi)部連線樂3種內(nèi)部因結(jié)構(gòu)來組監(jiān)成Latt嗽ice公煌司isp改LSI6志192可逢編程器件勢內(nèi)部結(jié)構(gòu)HDP秤LD器傻件內(nèi)部區(qū)結(jié)構(gòu)一黃般由如表下幾個(gè)案部分組鍵成（1）譽(yù)通用邏陸輯塊（訪GLB屠）（2）珍輸入/劍輸出單嘴元（I腔OC）（3）全白局布線區(qū)飽（GRP免）（4）鴿輸出布摧線區(qū)（既ORP波）Latt脊ice公震司isp嗓LSI2繼000系衰列可編程膊邏輯器件虹的GLB狀結(jié)構(gòu)isp謹(jǐn)LSI萄619或2時(shí)鐘歪結(jié)構(gòu)配掏置4.3出.3孔FP許GA可艦編程器塔件FPGA估器件具有緞如下幾個(gè)斜特點(diǎn)（1）L橋CA構(gòu)件帥類似于門取陣列，它抹通過嵌入居在器件內(nèi)野部的可編飼程鏈路資傻源實(shí)現(xiàn)L葛CA構(gòu)件狀內(nèi)部信號宇傳輸互連逼，該互連電結(jié)果保證漠了器件按掌設(shè)計(jì)者意皺愿將CL嗎B實(shí)現(xiàn)功灣能互通。歌同時(shí)因設(shè)聞?dòng)?jì)者可以繩直接對C柿LB、I爺/OB和純PI進(jìn)行粥編程，所沉以保證了濫FPGA柴具有極大愧邏輯可容填空間能力運(yùn)來實(shí)現(xiàn)各輕類邏輯函勸數(shù)。（2）為掩提高FP握GA器件護(hù)運(yùn)行速度楚，在器件群制作工藝率上都采用育了CMO姻S技術(shù)。濟(jì)這主要是樹CMOS俊工藝具有奴高速、低蘿能耗、微女功率、低巧輻射等優(yōu)奪點(diǎn)，這正朋是綠色電爐子技術(shù)所糟倡導(dǎo)的幾計(jì)種設(shè)計(jì)指翻標(biāo)。（3）慕為實(shí)現(xiàn)醬FPG城A器件念具備可例再重入和能力，嗽在器件忠制作工祝藝上還肥采用了牌內(nèi)置C睬MOS編–淘SRA蘿M配置頌存儲(chǔ)器虧結(jié)構(gòu)，獲設(shè)計(jì)者少對FP吉GA的慢配置數(shù)號據(jù)都被酬直接存商儲(chǔ)在該終SRA框M中，情同樣設(shè)竹計(jì)者開丟發(fā)過程協(xié)中通過件開發(fā)器桶產(chǎn)生各虜種LC抖A配置迎數(shù)據(jù)文損件，并滿經(jīng)過數(shù)仰據(jù)配置歡接口下漿載到器群件內(nèi)部妻SRA歪M中。FPGA盜中SRA默M基本單窯元示意圖XC40娛00系列是Xili沾nx公司第售二代產(chǎn)土品，其廉器件特衰點(diǎn)如下懸。1．在XC40跑00中CLB是由用核外部輸噸入標(biāo)注敘為F1…F4和G1…G4兩組具惡有獨(dú)立爭輸入能隙力的4輸入邏輯器函數(shù)發(fā)生洞器和一個(gè)物組合函數(shù)園發(fā)生器H來構(gòu)成居。Xil酬inx肉公司的湊XC4萬000瘋器件C取LB結(jié)牌構(gòu)示意塘圖XC40陪00R鬧AM配置引結(jié)構(gòu)示意損圖XC40讀00的邏輯函毫數(shù)發(fā)生器乖具有如下敞幾種配置巖方式：（1）具有鎖雙數(shù)據(jù)推輸入和匹雙數(shù)據(jù)奮輸出的犬兩個(gè)161獨(dú)立RAM結(jié)構(gòu)；（2）具有單陽數(shù)據(jù)輸入旺和單數(shù)據(jù)候輸出的一附個(gè)321R貝AM結(jié)構(gòu)；（3）具有顆單數(shù)據(jù)哈輸入的蛋一個(gè)161R悶AM結(jié)構(gòu)和一涼個(gè)5輸入組素合邏輯城函數(shù)發(fā)孩生器2．X懷C40嬌00系灰列可編睜程輸入儀/輸出啟模塊（強(qiáng)IOB失）對以稅前系列功產(chǎn)品也夾做了一服些技術(shù)贊改進(jìn)。孫它除了綠在器件勢上增加疊其數(shù)據(jù)易、時(shí)鐘罰和控制損可選度垂外，另撐一個(gè)重遞要特征概是增加聯(lián)了與I盞EEE親11謎49.慨1邊界河掃描測皮試（B煩oun氣dar菌yS楊can賭Te蓋st，竟BST觀）標(biāo)準(zhǔn)射兼容的妹測試結(jié)佛構(gòu)和多伸個(gè)寬邊睡譯碼器昨。3．XC40綱00系列可編要程內(nèi)部連姑線也在以莊前產(chǎn)品基販礎(chǔ)上做了菜一些調(diào)整差和修改。灶傳統(tǒng)可編達(dá)程器件一艱般都采用犧器件左邊銜引腳為輸服入端口集姓，而器件吳右邊引腳規(guī)為輸出端暑口集，這感樣數(shù)字系示統(tǒng)將按數(shù)癥據(jù)流從左忌往右規(guī)則椒流經(jīng)可編秋程器件載蜘體，顯然理這種設(shè)計(jì)疼布局對器已件使用還責(zé)是有一些薄限制，從梁而減少了軌器件結(jié)構(gòu)指布局靈活永性。而XC4亦000系列則三采用了豬輸出/輸入均勻平分布四周紀(jì)布局格式哥，使得FPGA在結(jié)構(gòu)抄布局設(shè)則計(jì)中更王加規(guī)范騰和對稱環(huán)。為保帽證這種悅新穎結(jié)晨構(gòu)布局五設(shè)計(jì)需夢求，該裂器件在PI方面采替用了長改線（Lon玻gL爺ine，LL）、單長徒線（Sing糟leL表engt左hLi繪ne，SLL）和雙長錘線（Doub滲leL總engt講hLi辰ne，DLL）三種可許編程內(nèi)部狼連線模式憑。（1）萍長線連終接方式在FP招GA器硬件內(nèi)部杯，可編團(tuán)程內(nèi)部柔連線資穩(wěn)源是由隸夾在兩鍵列CL樓B之間萌垂直連仔線和夾淚在兩行仰CLB離之間水盒平連線蹤蝶構(gòu)成的為網(wǎng)格?？袷剑L銷線連接迷是其中琴一種連碰線資源（2）單診長線連接櫻方式單長線是或指器件內(nèi)比部相鄰C仰LB之間娃垂直與水腹平網(wǎng)格連菊線，并在糟垂直與水詳平連線正種交位置上世設(shè)置了縱干橫交叉開萄關(guān)（Cr塵ossb帥ar），潛各個(gè)縱橫僑交叉開關(guān)畜實(shí)現(xiàn)器件借內(nèi)部單長備線連接，咳它通常被沒用于在器餓件內(nèi)部某露個(gè)局部區(qū)顯域上進(jìn)行竭信號傳輸濃。（3）雙扁長線連接華方式雙長線濟(jì)提供了蒙一種兩侄倍于單貢長線連診線網(wǎng)格辦模式。錄在雙長讀線連接球方式中貢，各連困線要經(jīng)檢過兩個(gè)塔CLB寒后，再摟導(dǎo)入到環(huán)縱橫交殿叉開關(guān)霞上，這犯樣可以襯實(shí)現(xiàn)需況要中等請傳輸距削離信號兆