電子設(shè)計(jì)自動(dòng)化第一章

電子設(shè)計(jì)自動(dòng)化第一章第一頁，共七十二頁，編輯于2023年，星期一一、主要參考書

1、《EDA技術(shù)實(shí)用教程》潘松黃繼業(yè)2、《VHDL實(shí)用教程》潘松王國棟3、《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)》

侯伯亨4、《用VHDL設(shè)計(jì)電子線路》邊計(jì)年5、《VHDL數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程》

王振紅第二頁，共七十二頁，編輯于2023年，星期一第三頁，共七十二頁，編輯于2023年，星期一第四頁，共七十二頁，編輯于2023年，星期一二、要求及學(xué)時(shí)安排

本課程計(jì)劃51學(xué)時(shí)：講授42學(xué)時(shí)，實(shí)驗(yàn)18課時(shí)；第1周—第14周每周3學(xué)時(shí)共42學(xué)時(shí)；上機(jī)實(shí)驗(yàn)時(shí)間安排在課程過半后；上課時(shí)間：每周一5-6節(jié)、周三5-6節(jié)；上機(jī)時(shí)間：另行安排；其中試卷考試成績?yōu)?0分，作業(yè)、出勤占5分、實(shí)驗(yàn)共占25分。第五頁，共七十二頁，編輯于2023年，星期一三、本課程的主要內(nèi)容第一章電子設(shè)計(jì)自動(dòng)化引論4學(xué)時(shí)第二章可編程邏輯器件應(yīng)用3學(xué)時(shí)第三章VHDL語言程序設(shè)計(jì)初步13學(xué)時(shí)第四章VHDL語言程序設(shè)計(jì)進(jìn)階14學(xué)時(shí)第五章有限狀態(tài)機(jī)設(shè)計(jì)4學(xué)時(shí)第六章VHDL程序設(shè)計(jì)舉例6學(xué)時(shí)第六頁，共七十二頁，編輯于2023年，星期一設(shè)計(jì)的目的:實(shí)現(xiàn)控制對(duì)象需要完成的功能電子系統(tǒng)設(shè)計(jì)的發(fā)展實(shí)現(xiàn)功能的手段:隨著電子技術(shù)的發(fā)展而發(fā)展晶體管電路設(shè)計(jì)集成電路設(shè)計(jì)可編程邏輯器件設(shè)計(jì)在系統(tǒng)可編程邏輯器件設(shè)計(jì)硬件設(shè)計(jì)硬件設(shè)計(jì)和軟件設(shè)計(jì)EDA技術(shù)第七頁，共七十二頁，編輯于2023年，星期一第一章電子設(shè)計(jì)自動(dòng)化引論基本術(shù)語1、電子設(shè)計(jì)自動(dòng)化（EDA）ElectronicDesignAutomation2、專用集成電路（ASIC）ApplicationSpecificIntegratedCircuit3、電子系統(tǒng)設(shè)計(jì)自動(dòng)化（ESDA）ElectronicSystemDesignAutomation4、硬件描述語言（HDL）HardwareDescriptionLanguage第八頁，共七十二頁，編輯于2023年，星期一第一章電子設(shè)計(jì)自動(dòng)化引論5、VHDLVery-High-SpeedIntegratedCircuitHardwareDescriptionLanguage6、復(fù)雜可編程邏輯器件（CPLD）

ComplexProgrammableLogicDevice7、現(xiàn)場可編程門陣列（FPGA)FieldProgrammableGateArray8、在系統(tǒng)可編程（ISP）

In-SystemProgrammability9、寄存器傳輸級(jí)（RTL)

RegisterTransferLevel第九頁，共七十二頁，編輯于2023年，星期一第一章電子設(shè)計(jì)自動(dòng)化引論現(xiàn)代電子設(shè)計(jì)的特點(diǎn)：1、電子器件和系統(tǒng)的發(fā)展趨向于支持EDA；2、借助硬件描述語言，使硬件設(shè)計(jì)與軟件技術(shù)得到有機(jī)的融合；3、電子器件和系統(tǒng)設(shè)計(jì)趨于規(guī)范化和標(biāo)準(zhǔn)化；4、應(yīng)用系統(tǒng)設(shè)計(jì)已從單純的ASIC設(shè)計(jì)走向系統(tǒng)設(shè)計(jì)和片上系統(tǒng)SOC（SystemOfChip);第十頁，共七十二頁，編輯于2023年，星期一SOC：SYSTEMONACHIPSOPC：SYSTEMONAPROGAMMABLECHIP

SOPCNIOSEthernetInterfaceARMUARTRAM/ROMFIFOUSB

PCIDSPBlocksPLLsSDRAMCONTROLVGAPS2MultiplyUnitJPEGCPL

FIR，IIR，F(xiàn)FT第十一頁，共七十二頁，編輯于2023年，星期一大規(guī)模FPGANios嵌入式系統(tǒng)IP軟核

FlashROM固體硬盤SRAM

內(nèi)存

SDRAM

內(nèi)存嵌入式Bios嵌入式ROM嵌入式RAM嵌入式FIFOSDRAM控制模塊硬件DSP模塊RS232CAN控制器DMAVGA控制器RS232接口電路

PS2鍵盤接口PS2鼠標(biāo)接口Ethernet接口內(nèi)部時(shí)鐘PIC接口浮點(diǎn)算術(shù)協(xié)處理器VGA接口

PS/2鍵盤/鼠標(biāo)接口

D/A接口

A/D接口

LCD接口

LED接口

USB控制器UARTFIFO并行接口

圖象或語音采樣接口

立體聲輸出接口

通用I/O口

應(yīng)用系統(tǒng)

SOPC第十二頁，共七十二頁，編輯于2023年，星期一第十三頁，共七十二頁，編輯于2023年，星期一第一章電子設(shè)計(jì)自動(dòng)化引論電子系統(tǒng)設(shè)計(jì)方法第十四頁，共七十二頁，編輯于2023年，星期一第一節(jié)基于EDA技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì)一、關(guān)于EDAEDA是20世紀(jì)90年代初，從CAD、CAM、CAT和CAE的概念發(fā)展起來的。

EDA技術(shù)是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。第十五頁，共七十二頁，編輯于2023年，星期一EDA廣義應(yīng)用范疇和功能第十六頁，共七十二頁，編輯于2023年，星期一EDA技術(shù)實(shí)現(xiàn)目標(biāo)

一般地，利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，最后的目標(biāo)是完成專用集成電路（ASIC）的設(shè)計(jì)與實(shí)現(xiàn)。2.半定制或全定制ASIC3.混合ASIC1.超大規(guī)?？删幊踢壿嬈骷谑唔摚财呤?，編輯于2023年，星期一二、EDA技術(shù)的發(fā)展第十八頁，共七十二頁，編輯于2023年，星期一1、80年代前的ECAD技術(shù)第十九頁，共七十二頁，編輯于2023年，星期一2、80年代初的ECAD技術(shù)第二十頁，共七十二頁，編輯于2023年，星期一3、90年代的EDA技術(shù)第二十一頁，共七十二頁，編輯于2023年，星期一4、21世紀(jì)的EDA技術(shù)——面向SOC第二十二頁，共七十二頁，編輯于2023年，星期一第二十三頁，共七十二頁，編輯于2023年，星期一第二十四頁，共七十二頁，編輯于2023年，星期一第二十五頁，共七十二頁，編輯于2023年，星期一三、系統(tǒng)設(shè)計(jì)方法數(shù)字系統(tǒng)的描述層次第二十六頁，共七十二頁，編輯于2023年，星期一數(shù)字系統(tǒng)的描述層次系統(tǒng)級(jí)：用語言提供的高級(jí)結(jié)構(gòu)實(shí)現(xiàn)算法運(yùn)行的模型，定義系統(tǒng)外部接口。算法級(jí)：用語言提供的高級(jí)結(jié)構(gòu)實(shí)現(xiàn)算法運(yùn)行的模型。RTL級(jí)：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理、控制這些數(shù)據(jù)流動(dòng)的模型。門級(jí)：描述邏輯門以及邏輯門之間的連接模型。電路級(jí)：與具體電路對(duì)應(yīng)，描述器件中三極管和存儲(chǔ)節(jié)點(diǎn)以及它們之間的連接模型。第二十七頁，共七十二頁，編輯于2023年，星期一第二十八頁，共七十二頁，編輯于2023年，星期一三、系統(tǒng)設(shè)計(jì)方法1、自底向上設(shè)計(jì)方法（Bottom-Up）這種設(shè)計(jì)方法在系統(tǒng)功能劃分完成后，利用所選擇的元器件進(jìn)行邏輯電路設(shè)計(jì)，完成系統(tǒng)各獨(dú)立功能模塊設(shè)計(jì)，然后將個(gè)功能模塊按搭積木原則連接起來構(gòu)成更大的功能模塊，直到構(gòu)成整個(gè)系統(tǒng)，完成系統(tǒng)的硬件設(shè)計(jì)。

第二十九頁，共七十二頁，編輯于2023年，星期一三、系統(tǒng)設(shè)計(jì)方法2、自頂向下設(shè)計(jì)方法(Top-Down)

步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言，如VHDL，在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換成某一具體目標(biāo)芯片的網(wǎng)表文件，輸出給該器件廠商的布局布線適配器，進(jìn)行邏輯映射及布局布線，再利用產(chǎn)生的仿真文件進(jìn)行包括功能和時(shí)序的驗(yàn)證，以確保實(shí)際系統(tǒng)的性能。第三十頁，共七十二頁，編輯于2023年，星期一三、系統(tǒng)設(shè)計(jì)方法3、中間相遇的設(shè)計(jì)方法

首先寫出需求說明，然后直接在門級(jí)進(jìn)行設(shè)計(jì)。設(shè)計(jì)者手工繪制原理圖，把門安排在適當(dāng)?shù)奈恢?，并把它們相互之間連接起來。在繪制原理圖時(shí)，不僅需要考慮電路的功能，還要考慮需求說明中的要求。第三十一頁，共七十二頁，編輯于2023年，星期一三、系統(tǒng)設(shè)計(jì)方法4、嵌入式設(shè)計(jì)方法它的最主要的特點(diǎn)是大量知識(shí)產(chǎn)權(quán)（IntellectualProperty——IP）模塊的復(fù)用

,這種ＩＰ模塊可以是ＲＡＭ、ＣＰＵ及數(shù)字信號(hào)處理器等。在系統(tǒng)設(shè)計(jì)中引入ＩＰ模塊，使得設(shè)計(jì)者可以只設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)其它功能的部分以及與ＩＰ模塊的互連部分

,從而簡化設(shè)計(jì)

,縮短設(shè)計(jì)時(shí)間。第三十二頁，共七十二頁，編輯于2023年，星期一第二節(jié)硬件描述語言一、HDL定義用來對(duì)電子系統(tǒng)硬件進(jìn)行行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述和門級(jí)描述的語言?，F(xiàn)在電子設(shè)計(jì)流行的硬件描述語言有兩種：1、VHDL語言2、VerilogHDL語言另外，各公司也設(shè)計(jì)出適應(yīng)本公司的硬件描述語言。如ALTERA公司AHDL語言第三十三頁，共七十二頁，編輯于2023年，星期一二、VHDL發(fā)展歷史第三十四頁，共七十二頁，編輯于2023年，星期一VHDL語言的進(jìn)展第三十五頁，共七十二頁，編輯于2023年，星期一三、VHDL語言的特點(diǎn)及其總體結(jié)構(gòu)第三十六頁，共七十二頁，編輯于2023年，星期一總體結(jié)構(gòu)第三十七頁，共七十二頁，編輯于2023年，星期一四、VHDL語言與VerilogHDL語言比較第三十八頁，共七十二頁，編輯于2023年，星期一VHDL與VerilogHDL的描述層次第三十九頁，共七十二頁，編輯于2023年，星期一五、VHDL綜合

綜合（Synthesis），字面含義為：把抽象的實(shí)體結(jié)合成單一統(tǒng)一的實(shí)體，即把某些東西結(jié)合到一起，把設(shè)計(jì)抽象層次中的一種表示轉(zhuǎn)化成另一種表示的過程。對(duì)于電子設(shè)計(jì)領(lǐng)域綜合可以表示為將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配而成的過程。第四十頁，共七十二頁，編輯于2023年，星期一五、VHDL綜合

設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。

(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合；

(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransportLevel，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合；

(3)RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合；

第四十一頁，共七十二頁，編輯于2023年，星期一五、VHDL綜合

設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。

(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。有了版圖信息就可以把芯片生產(chǎn)出來了。有了對(duì)應(yīng)的配置文件，就可以使對(duì)應(yīng)的FPGA變成具有專門功能的電路器件。第四十二頁，共七十二頁，編輯于2023年，星期一五、VHDL綜合

綜合器：能夠自動(dòng)將一種設(shè)計(jì)表示形式向另一種設(shè)計(jì)表示形式轉(zhuǎn)換的計(jì)算機(jī)程序，或協(xié)助進(jìn)行的手工轉(zhuǎn)換程序。它可以將高層次的表示轉(zhuǎn)化為低層次的表示，可以從行為域轉(zhuǎn)化為結(jié)構(gòu)域，可以將高一級(jí)抽象的電路表示（如算法級(jí)）轉(zhuǎn)化為低一級(jí)的表示（如門級(jí)），并可以用某種特定的技術(shù)實(shí)現(xiàn)。第四十三頁，共七十二頁，編輯于2023年，星期一CC、ASM...程序、ASM...程序CPU指令/數(shù)據(jù)代碼：0100101000101100軟件程序編譯器

COMPILER編譯器和綜合功能比較VHDL/VERILOG.程序

硬件描述語言綜合器

SYNTHESIZER為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件（a）軟件語言設(shè)計(jì)目標(biāo)流程（b）硬件語言設(shè)計(jì)目標(biāo)流程第四十四頁，共七十二頁，編輯于2023年，星期一VHDL綜合器運(yùn)行流程第四十五頁，共七十二頁，編輯于2023年，星期一六、基于VHDL的自頂向下設(shè)計(jì)方法

基于VHDL的自頂向下設(shè)計(jì)方法是使用VHDL模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說明、建模和測試。必須依賴于功能級(jí)強(qiáng)大的EDA工具、VHDL語言、ASIC制造工藝和FPGA開發(fā)技術(shù)。設(shè)計(jì)項(xiàng)目過程包括自然語言說明到VHDL的系統(tǒng)描述、系統(tǒng)分解、RTL模型建立、門級(jí)模型產(chǎn)生、到最終的可以實(shí)現(xiàn)物理布線的底層電路。第四十六頁，共七十二頁，編輯于2023年，星期一自頂向下的設(shè)計(jì)流程:第四十七頁，共七十二頁，編輯于2023年，星期一EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)方法的缺點(diǎn)是：

1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。

2)如果某一過程存在錯(cuò)誤，查找和修改十分不便。

3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。

4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。

5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。EDA技術(shù)有很大不同：

1)采用硬件描述語言作為設(shè)計(jì)輸入。

2)庫(Library)的引入。

3)設(shè)計(jì)文檔的管理。

4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。

5)具有自主知識(shí)產(chǎn)權(quán)。

6)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性。

7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。

8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測試技術(shù)。

9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。10)高速性能好。11)純硬件系統(tǒng)的高可靠性。第四十八頁，共七十二頁，編輯于2023年，星期一第三節(jié)EDA設(shè)計(jì)流程及其工具一、常用EDA設(shè)計(jì)軟件按功能分類介紹1、電子電路設(shè)計(jì)與仿真設(shè)計(jì)

SPICE/PSPICEEWBMATLAB2、PCB設(shè)計(jì)軟件

PROTELorCADViewlogicPowerPCB3、IC設(shè)計(jì)

CadenceMentorGraphicsSynopsys第四十九頁，共七十二頁，編輯于2023年，星期一第三節(jié)EDA設(shè)計(jì)流程及其工具3、IC設(shè)計(jì)

CadenceMentorGraphicsSynopsys包括設(shè)計(jì)輸入工具：HDL語言輸入、原理圖輸入、狀態(tài)機(jī)輸入設(shè)計(jì)仿真工具：檢查設(shè)計(jì)是否正常綜合工具：把HDL變成門級(jí)網(wǎng)表布局和布線：用于IC的布局布線物理驗(yàn)證工具：版圖設(shè)計(jì)工具、版圖驗(yàn)證工具、版圖提取工具第五十頁，共七十二頁，編輯于2023年，星期一一、常用EDA設(shè)計(jì)軟件4、PLD設(shè)計(jì)工具

PLD是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的設(shè)計(jì)集成電路。設(shè)計(jì)工具包括五個(gè)模塊：

設(shè)計(jì)輸入編輯器仿真器

HDL綜合器適配器（或布局布線器）下載器第五十一頁，共七十二頁，編輯于2023年，星期一一、常用EDA設(shè)計(jì)軟件(1)Altera公司軟件：MAX+PLUSII、QuartusII器件：MAX3000/7000、FLEX6K/10K、ACEX10K、

APEX20K(2)Xinlinx公司軟件：XinlinxWebpack、ISE5.x、Foundation器件：XC9500/4000、Spartan、Vertex(3)Lattice公司軟件：ISPExpert器件：ispLSI2000/5000/8000、MACH4/5第五十二頁，共七十二頁，編輯于2023年，星期一原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真2、時(shí)序仿真邏輯綜合器結(jié)構(gòu)綜合器1、isp方式下載2、JTAG方式下載3、針對(duì)SRAM結(jié)構(gòu)的配置

4、OTP器件編程

功能仿真二、FPGA／CPLD設(shè)計(jì)流程應(yīng)用FPGA/CPLD的EDA開發(fā)流程:第五十三頁，共七十二頁，編輯于2023年，星期一1、設(shè)計(jì)輸入(原理圖／HDL文本編輯)1）.圖形輸入圖形輸入

原理圖輸入

狀態(tài)圖輸入

波形圖輸入第五十四頁，共七十二頁，編輯于2023年，星期一2）.HDL文本輸入1、設(shè)計(jì)輸入(原理圖／HDL文本編輯)

這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。

可以說，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。第五十五頁，共七十二頁，編輯于2023年，星期一2、綜合

整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，成為相應(yīng)互的映射關(guān)系。第五十六頁，共七十二頁，編輯于2023年，星期一3、適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。第五十七頁，共七十二頁，編輯于2023年，星期一4時(shí)序仿真與功能仿真時(shí)序仿真功能仿真

就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。

是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性。第五十八頁，共七十二頁，編輯于2023年，星期一5編程下載

通常，將對(duì)CPLD的下載稱為編程(Program)，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(Configure)，但對(duì)于OTPFPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。

FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。第五十九頁，共七十二頁，編輯于2023年，星期一6硬件測試

最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。第六十頁，共七十二頁，編輯于2023年，星期一三、PLD設(shè)計(jì)軟件舉例——MAX+PLUSII圖