第二章邏輯門電路

第二章邏輯門電路第一頁，共三十七頁，編輯于2023年，星期四2.1開關元件的開關特性

二極管的開關特性二極管的開關特性表現(xiàn)在導通與截止兩種不同狀態(tài)之間的轉(zhuǎn)換過程。第二頁，共三十七頁，編輯于2023年，星期四2.晶體管的開關特性晶體管可看成一個由基極電流控制的無觸點開關，晶體管截止時，開關斷開，飽和時，開關閉合。

第三頁，共三十七頁，編輯于2023年，星期四2.2基本邏輯門電路與門電路UA=UB=0VUF=UA(或UB)+0.7V=0.7VUA(或UB)=3V，UB(或UA)=0VUF=UB+0.7V=0.7VUA=UB=3VUF=UA(或UB)+0.7V=3.7V如果將高于3V電平代表邏輯1，低于0.7V電平代表邏輯0，將上述結(jié)果畫在同一表中。輸入輸出UAUBUF

0 0 00

1

01

0 01 1 1與邏輯真值表

表中邏輯關系：

輸入全1，輸出為1，否則輸出為0。邏輯符號：第四頁，共三十七頁，編輯于2023年，星期四2.或門電路UA=UB=0VUF=UA(或UB)-0.7V=-0.7VUA(或UB)=3V，UB(或UA)=0VUF=UA-0.7V=2.3VUA=UB=3VUF=UA(或UB)-0.7V=2.3V如果將高于2.3V電平代表邏輯1，低于0V電平代表邏輯0，將上述結(jié)果畫在同一表中。輸入輸出UAUBUF

0 0 00

1 11

0

11 1 1或邏輯真值表

表中邏輯關系：

輸入全0，輸出為0，否則輸出為1。邏輯符號：第五頁，共三十七頁，編輯于2023年，星期四3.非門電路UA=0VUF=3VUA=3VUF=UC=0.3V如果將高于電平3V代表邏輯1，低于0.3V電平代表邏輯0，將上述結(jié)果畫在同一表中。0

11

0非邏輯真值表

表中邏輯關系：入有0，出為1，入有1，出為0。邏輯符號：AF=ā第六頁，共三十七頁，編輯于2023年，星期四4.復合邏輯門由基本邏輯門組成的邏輯電路稱為復合邏輯門。常用的有與非門、或非門、異或門和同或門。其特征為：與非門

或非門

異或門

同或門名稱表達式符號真值表邏輯功能F=A+B>1ABF001010100110F=AB+AB=AB=1ABF+000011101110入全1出0否則出1入全0出1否則出0入同出0入異出1入同出1入異出0F=AB=AB+AB=ABF+001010100111第七頁，共三十七頁，編輯于2023年，星期四5.正邏輯和負邏輯在數(shù)字電路中，通常用電路的高電平和低電平來分別代表邏輯1和邏輯0，在這種規(guī)定下的邏輯關系稱為正邏輯。反之稱為負邏輯。對于一個數(shù)字電路，既可以采用正邏輯，也可采用負邏輯。同一電路，如果采用不同的邏輯規(guī)定，那么電路所實現(xiàn)的邏輯運算是不同的。負邏輯輸入輸出XYLLLLHHLHHLLHHLHLLHHHHHLL110010101000111001110001正邏輯輸入輸出XY或與或非與非LLLLHHLHHLLHHLHLLHHHHHLL001101010111000110001110除在特殊情況下注明為負邏輯外，通常采用正邏輯。

非或非與

或與第八頁，共三十七頁，編輯于2023年，星期四例1:已知三輸入與非門中輸入A、B和輸出F的波形如圖所示，請在(1)～(5)波形中選定輸入C的波形

。解：滿足入全1，出為0的有(1)、(2)、(3)；同時滿足入有0，出為1的有(1)、(2)、(3)。所以(1)、(2)、(3)都可作為輸入C的波形。0第九頁，共三十七頁，編輯于2023年，星期四例2:己知兩輸入與非門的輸入波形如圖A和B所示，請在(1)～(4)波形中選擇輸出F的波形。如果B=0，輸出F波形如何

？解：滿足入全1，出為0的有(2)、(4)；同時滿足入有0，出為1的有(2)。所以(2)是輸出F波形。第十頁，共三十七頁，編輯于2023年，星期四例3:邏輯門的輸入端A、B和輸出波形圖所示，請列出真值表，寫出邏輯門的表達式。解：

ABF00001110111×F=A+B或第十一頁，共三十七頁，編輯于2023年，星期四2.3TTL數(shù)字集成邏輯門電路TTL是晶體管——晶體管邏輯(Transistor一TransistorLogic)電路的簡稱。在TTL門電路中，輸入和輸出部分的開關元件均采用三極管(也稱雙極型晶體管)，因此得名TTL數(shù)字集成電路。TTL電路在中、小規(guī)模集成電路方面應用廣泛。TTL電路的基本環(huán)節(jié)是與非門，本節(jié)先介紹TTL與非門的工作原理及參數(shù)，然后介紹集電極開路TTL與非門和TTL三態(tài)門等。

第十二頁，共三十七頁，編輯于2023年，星期四一.基本TTL與非門工作原理

1.輸入至少有一個為低電平0.3V

UA=0.3V，T1的A發(fā)射結(jié)導通，UB1=UA+UBE1=0.3V+0.7V=1V，T2和T4不足以導通而截止。UCC通過R2向T3提供基極電流，使T3和D3導通，UR2≈0，UO=UCC-UBE3-UD3=3.6V(高電平)，實現(xiàn)輸入有0，輸出為1的邏輯關系。2.UA=UB=3.6V(高電平)UCCR1R3使T2和T4飽和導通，T1的UB1=3×0.7=2.lV，T1的兩個發(fā)射結(jié)處于截止狀態(tài)，而集電結(jié)處于正向偏置的導通狀態(tài)。T1處于倒置運用，此時β≈1，UC2=UCE2+UBE4=0.3+0.7=1V，使T3和D3截止，故UO=0.3V，輸入級中間級輸出級

實現(xiàn)輸入全1，輸出為0的與非邏輯關系。若A、B懸空，UCCR1R3仍使T2和T4飽和導通，輸出狀態(tài)與A=1、B=1相同。輸出端不能連接在一起。第十三頁，共三十七頁，編輯于2023年，星期四二.TTL與非門的技術參數(shù)

1.電壓傳輸特性

AB段截止區(qū)UI＜0.6V時，T1導通UB1小于1.3V，T2和T4截止，而T3和D3導通,UO=3.6V。BC段線性區(qū)UI=(0.6～1.3V)，UB2在0.7～1.4V之間,，T2導通，工作于放大區(qū)，而T4仍然截止，UI↑→UC2↓→UO↓。CD段轉(zhuǎn)折區(qū)UI=(1.3V～1.4V)，UB2>1.4V，T4開始導通，UC2↓↓→T3和D3截止，UO↓↓→低電平。這一段稱為特性曲線轉(zhuǎn)折區(qū)。DE段飽和區(qū)UI>1.4V后，T4逐漸由導通進入飽和導通狀態(tài)，UO≈0.3V。第十四頁，共三十七頁，編輯于2023年，星期四2.輸入和輸出高、低電平以及噪聲容限輸出高電平UOH：典型值UOH=3.6V，UOH（min）=2.4V。輸出低電平UOL：典型值UOL=0.3V，UOL（max）=0.4V。輸入高電平UIH：典型值UIH=3.6V，UIH（min）=2.0VUIH（min）=UON,RON=2.5kΩ。輸入低電平UIL：典型值UIL=0.3V，UIL

（max）=0.8VUIL（max）=UOFF,ROFF=0.7kΩ。噪聲容限：衡量邏輯門的抗干擾能力。

高電平噪聲容限UNH=UOH(min)-UIH（min）=0.4V

低電平噪聲容限UNL=UIL

（max）-UOL(max=0.4V第十五頁，共三十七頁，編輯于2023年，星期四3.扇入與扇出系數(shù)

扇入系數(shù)NI：輸入端的個數(shù)確定。

扇出系數(shù)NO：表示一個邏輯門能驅(qū)動同類門的最大數(shù)目。

NO=IO/IIL

IOL為邏輯門輸出電流，IIL為驅(qū)動同類門的輸入電流。

平均傳輸延遲時間tPd

tPd是通導延時時間tPHL和截止延時時間tPLH的平均值，即

tPd=（tPHL+tPLH）/2(tPd越小，工作速度越快)靜態(tài)功耗它是指與非門空載時電源總電流IC與電源電壓UCC的乘積，是門電路的重要參數(shù)之一。第十六頁，共三十七頁，編輯于2023年，星期四例：圖示的TTL門電路中，設開門電阻RON=2.5kΩ，關門電阻ROFF=0.75kΩ，寫出各電路的邏輯表達式。

(a)(b)(c)(d)解：

第十七頁，共三十七頁，編輯于2023年，星期四三.TTL集電極開路門（簡稱OC門）OC門的電路特點在于用外接電阻RC代替了原來的T3、D3和R4部分。兩個OC門輸出端相連可以實現(xiàn)線與邏輯。F1F2F00011011真值表

0001前面介紹的普通邏輯門輸出端不能連接在一起，否則將造成邏輯混亂和器件的損壞。=F1F2=ABCD第十八頁，共三十七頁，編輯于2023年，星期四例：己知輸入A、B和C的波形如圖所示，試畫出輸出波形。

解：Y3=Y2Y1=ABC

Y3第十九頁，共三十七頁，編輯于2023年，星期四四.三態(tài)門

1．工作原理

當CS=0→T5飽和導通→T6截止→T7導通→T3截止。同時CS=0→UB1=0.7V

(不管A、B是什么邏輯電平)→T2和T4截止，這樣，T3和T4均截止，輸出端F既不為高電平，也不是低電平，稱為“高阻”態(tài)。當CS=1→T5處于倒置狀態(tài)→T6飽和、T7截止→電路處于正常的與非門工作狀態(tài)。輸出端有三種狀態(tài)：高阻、高電平和低電平。當CS=1時，電路處于邏輯門的正常狀態(tài)，當CS=0時，輸出均為高阻態(tài),，這樣的三態(tài)門稱為高電平有效三態(tài)門。反之，稱為低電平有效三態(tài)門。

第二十頁，共三十七頁，編輯于2023年，星期四常用三態(tài)門的邏輯符號和真值表

第二十一頁，共三十七頁，編輯于2023年，星期四2．應用

單向數(shù)據(jù)傳送總線單向總線是分時傳送的總線，每次只能傳送A1、A2、A3中的一個信號。當三個三態(tài)門中的某一個片選信號為1時，其輸入端的數(shù)據(jù)傳送到總線上(數(shù)據(jù)的非)。當三態(tài)門的片選信號都為0時，不傳送信號，，總線與各三態(tài)門呈斷開狀態(tài)(高阻)。單向數(shù)據(jù)總線第二十二頁，共三十七頁，編輯于2023年，星期四2．應用

雙向數(shù)據(jù)傳送總線電路可以實現(xiàn)總線上三態(tài)門之間的數(shù)據(jù)分時雙向傳送，圖中，D1可傳送到總線上，總線上的數(shù)據(jù)也可傳送給D2。1Y2雙向數(shù)據(jù)總線Y1Y2第二十三頁，共三十七頁，編輯于2023年，星期四例：己知輸入A、B和C的波形如圖所示，試畫出輸出波形。

解：C=0，Y=ABC=1時，若A=0,Y=1若A=1,Y=0(其它類型，Y為高阻）Y第二十四頁，共三十七頁，編輯于2023年，星期四2.5M0S邏輯門電路M0S邏輯門電路是在TTL電路問世之后，開發(fā)出的第二種廣泛應用的數(shù)字集成器件，從發(fā)展趨勢看，由于制造工藝的改進，MOS電路的性能也可能超越TTL而成為占主導地位的邏輯器件。用MOS場效應管(以下簡稱MOS管)作為開關元件的邏輯電路總稱為MOS電路。MOS管按所用材料可分為P溝道和N溝道兩大類；按制造工藝又分成增強型和耗盡型兩種。這樣MOS管有四種類型:(l)N溝道增強型;(2)N溝道耗盡型;(3)P溝道增強型;(4)P溝道耗盡型。由N溝道MOS管、P溝道MOS管和N、P溝道MOS管兩者結(jié)合，分別構(gòu)成NMOS門電路、PMOS門電路和CMOS門電路。第二十五頁，共三十七頁，編輯于2023年，星期四一.N溝道增強型和P溝道增強型MOS管及其開關特性

N溝道增強型MOS管的開啟電壓UT為正值，P溝道增強型MOS管的開啟電壓UT為負值，當柵源電壓UGS的絕對值大于UT比較多的情況下，漏源電流IDS較大，也就是漏源導通，其電阻Ron較小，反之，漏源處于截止。通過控制柵源電壓UGS來控制其漏、源之間的導通或截止，使MOS管工作在開、關狀態(tài)。

N溝道漏極柵極源極襯底P溝道N溝通增強型MOS管符號和轉(zhuǎn)移特性P溝通增強型MOS管符號和轉(zhuǎn)移特性開啟電壓

漏極柵極源極襯底第二十六頁，共三十七頁，編輯于2023年，星期四N溝道增強型MOS管開關電路

如果UGS<UT，則MOS管工作于截止區(qū)，漏、源之間相當于斷開，輸出端電平近似為電源電壓,即UDS≈UDD。若UGS>UT，，則MOS管工作在導通區(qū)，漏源之間導通電阻為Ron,輸出電平為UDS=UDDRon

(RD+Ron)因為Ron比較小，只要選擇RD>>Ron,UDS≈OV。P溝道增強型MOS管的開關運用，除采用負電源,UGS小于UT(為負值)外，分析方法與上述完全相同。

第二十七頁，共三十七頁，編輯于2023年，星期四二.NMOS邏輯電路

1．非門T1稱為負載管，T2是開關管。由于T1柵極始終接到UDD(UDD=5V)，所以T1始終導通。當UA=0V時，T2截止，輸出電壓UF=UDD-UT，為高電平。當UA=5V時，T1、T2均導通，Ron1>>Ron2，輸出電壓為UF=UDDRon2/(Ron1+Ron2)≈0V由此，可知電路實現(xiàn)非邏輯運算F=ā。第二十八頁，共三十七頁，編輯于2023年，星期四2.與非門和或非門當兩個輸入A，B至少有一個為低電平時，T2、T3至少有一個截止，串聯(lián)回路斷開，所以輸出為高電平；當輸入A，B全為高電平時，T2、T3都導通，輸出為低電平。因此該電路實現(xiàn)與非運算:F=當輸入A，B全為低電平時，T2、T3都截止，輸出F為高電平；當輸入至少有一個為高電平時，T2、T3至少有一個導通，輸出為低電平。所以該電路實現(xiàn)或非運算:F=第二十九頁，共三十七頁，編輯于2023年，星期四三.CMOS邏輯電路

1．非門由一個P溝道增強型MOS管T1和一個N溝道增強型MOS管T2構(gòu)成，UDD大于T1、T2開啟電壓絕對值之和。當UA=0V(低電平)時，T1管的柵源極電壓UGS1=-UDD，故T1導通，輸出與UDD相連UF=UDD(高電平)；而UGS2=0V，T2截止，輸出與地斷開，。當UA=UDD(高電平)時,T1管的柵源極電壓UGS1=0V，T1截止，輸出與UDD斷開；而UGS2=UDD，T2導通，輸出與地相連，UF=0V(低電平)。因此，電路實現(xiàn)非運算:F=ā。第三十頁，共三十七頁，編輯于2023年，星期四2.與非門同非門電路相比，增加一個P溝道管與原P溝道管并接，增加一個N溝道管與原N溝道管串接。每個輸入分別控制一對P、N溝道管。A

或B中至少有一個為低電平0時，兩個P溝道管也至少有一個導通，而兩個N溝道管有一個截止，輸出F=1(高電平)。只有A

=B=1時，兩個P溝道管都截止，兩個N溝道管都導通，F(xiàn)=0。所以電路實現(xiàn)與非運算:F=

通過串接N溝道管、并接P溝道管，實現(xiàn)多于兩輸入的與非門。第三十一頁，共三十七頁，編輯于2023年，星期四2.或非門在非門電路基礎上，增加一個串聯(lián)連接的P溝道管，一個并聯(lián)連接N溝道管。當A

或B至少有一個為高電平1時，T1和T3至少有一個截止，而T2和T4至少有一個導通，因此，輸出F=1(低電平)。只有當輸入A=B=0時，T1和T3導通，T2和T4截止，輸出F=1。所以電路實現(xiàn)或非運算:F=通過串接多個P溝道管，并接多個N溝道管，可實現(xiàn)多于兩輸入的或非門。CMOS門電路的工作速度接近TTL電路，而它的功耗遠比TTL小，抗干擾能力遠比TTL強。第三十二頁，共三十七頁，編輯于2023年，星期四2.6數(shù)字集成電路使用注意的問題1.輸出端的連接除特殊電路外，一般集成電路的輸出端不允許直接接電源或地，輸出端也不允許并接使用。2.

不用輸入端的處理(1)與門和與非門通過電阻接正電源或與使用端并接。(2)或門和或非門接地或與使用端并接。3.

CMOS電路的儲電防護由于CMOS電路為高輸入阻抗器件，易感受靜電高壓，因此CMOS電路不用輸入端一定不能