基于FPGA CycloneⅡ系列EP2C35實(shí)現(xiàn)軸系扭振監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)方案

基于FPGACycloneⅡ系列EP2C35實(shí)現(xiàn)軸系扭振監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)方案楊懌菲，唐小華，王花朋扭振（即扭轉(zhuǎn)振動(dòng)）廣泛存在于各種回轉(zhuǎn)軸系中，如內(nèi)燃機(jī)曲軸、發(fā)電機(jī)、齒輪傳動(dòng)鏈等。就內(nèi)燃機(jī)軸系而言，嚴(yán)重的扭振會(huì)導(dǎo)致動(dòng)力裝置的部件斷裂，造成不可估計(jì)的財(cái)產(chǎn)損失和人員傷亡。因此對(duì)扭振的動(dòng)態(tài)測(cè)量和監(jiān)控一直為人們所重視。目前按照對(duì)扭振信號(hào)的提取方式，扭振測(cè)量可以分為模擬式、數(shù)字式和軟件式。數(shù)字式扭振監(jiān)測(cè)應(yīng)用較為廣泛。這一類儀器測(cè)量精度較高，信號(hào)采集主要用單片機(jī)或單片機(jī)及CPLD。單片機(jī)采集信號(hào)速度低且系統(tǒng)實(shí)時(shí)性較差；用單片機(jī)結(jié)合CPLD實(shí)現(xiàn)，系統(tǒng)可擴(kuò)展性不好，一旦硬件做成很難改動(dòng)，另外可編程器件與單片機(jī)接口的速率匹配也是一個(gè)瓶頸問(wèn)題。SOPC（SystemOnProgrammbleChip）是Altera公司提出的片上可編程系統(tǒng)解決方案。它將CPU、存儲(chǔ)器、I／0接口、DSP模塊、低電壓差分信號(hào)（LVDS）技術(shù)、時(shí)鐘數(shù)據(jù)恢復(fù)技術(shù)（CDR）以及鎖相環(huán)（PLL）等系統(tǒng)設(shè)計(jì)所必需的模塊集成到一片F(xiàn)PGA上，構(gòu)成一個(gè)可編程的片上系統(tǒng)，使所設(shè)計(jì)的電路在其規(guī)模、可靠性、體積、功耗、上市周期、開(kāi)發(fā)成本、產(chǎn)品維護(hù)及硬件升級(jí)等多方面實(shí)現(xiàn)最優(yōu)化。用SOPC技術(shù)實(shí)現(xiàn)扭振信號(hào)監(jiān)測(cè)，在測(cè)量精度、數(shù)據(jù)傳輸及計(jì)算、系統(tǒng)擴(kuò)展等方面都有很大優(yōu)勢(shì)。1扭振監(jiān)測(cè)原理及方法軸系在旋轉(zhuǎn)時(shí)若沒(méi)有扭振，則軸的各瞬時(shí)速度都等于其平均速度，軸上的齒輪盤(pán)也是勻速轉(zhuǎn)動(dòng)，且傳感器輸出的每齒一個(gè)脈沖信號(hào)的重復(fù)周期是相同的。當(dāng)軸系發(fā)生扭振時(shí)，相當(dāng)于在軸系平均速度上疊加了一個(gè)扭振的波動(dòng)，于是傳感器輸出的脈沖序列就不再是均勻間隔了，而是一個(gè)載波頻率被扭振信號(hào)調(diào)制的調(diào)頻信號(hào)。這個(gè)調(diào)頻信號(hào)可以用脈沖記數(shù)法進(jìn)行解調(diào)。設(shè)軸系旋轉(zhuǎn)一周的時(shí)間為tc，則平均速度為齒輪的齒數(shù)為N，再測(cè)出轉(zhuǎn)n個(gè)齒的時(shí)間為tn，tn在時(shí)間內(nèi)軸系的扭角為因此只要測(cè)出tn和tc就可算出相應(yīng)各￡。的扭角θn。信號(hào)的拾取可采用光電編碼器。光電編碼器由光柵盤(pán)和光電檢測(cè)裝置組成，光柵盤(pán)是在一定直徑的圓板上等分地開(kāi)通若干個(gè)長(zhǎng)方形孔。將光電編碼器的光柵碼盤(pán)安裝在轉(zhuǎn)軸上，且與轉(zhuǎn)軸同心，當(dāng)軸系轉(zhuǎn)動(dòng)時(shí)光柵盤(pán)與軸同速旋轉(zhuǎn)，經(jīng)發(fā)光二極管等電子元件組成的檢測(cè)裝置輸出若干脈沖信號(hào)，對(duì)脈沖信號(hào)計(jì)數(shù)，并通過(guò)計(jì)算就可得出θn。2扭振信號(hào)監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)及實(shí)現(xiàn)2．1系統(tǒng)結(jié)構(gòu)及板級(jí)硬件設(shè)計(jì)扭振信號(hào)測(cè)監(jiān)系統(tǒng)的總體結(jié)構(gòu)，如圖1所示。系統(tǒng)設(shè)計(jì)采用Altera公司的新一代低成本FPGA—CycloneⅡ系列的EP2C35實(shí)現(xiàn)SOPC系統(tǒng)設(shè)計(jì)。系統(tǒng)硬件主要包括FPGA上的NiosⅡ處理器系統(tǒng)、FPGA外的接口和外設(shè)兩部分。NiosⅡ處理器系統(tǒng)由基于AvalonBus的NiosⅡCPU、串行接口、PIO、PIO控制器、存儲(chǔ)器控制器、定時(shí)器以及片上RAM等IP組成。外設(shè)包括：信號(hào)拾取整形模塊、USB—Blaster-模塊、Flash、SDRAM、LCD模塊、電源模塊、鍵盤(pán)等。信號(hào)由光電編碼器拾取后經(jīng)整形模塊進(jìn)入NiosⅡ處理器，Clock（系統(tǒng)時(shí)鐘）模塊提供50MHz有源時(shí)鐘和用戶自定義的外部時(shí)鐘。上位PC用軟件接收RS232發(fā)送的連續(xù)采樣數(shù)據(jù)，根據(jù)規(guī)定好的協(xié)議，解碼出需求的數(shù)據(jù)進(jìn)行分析。4個(gè)按鍵開(kāi)關(guān)和PS／2，用于控制信號(hào)采樣和數(shù)據(jù)發(fā)送，滿足用戶多種控制要求。系統(tǒng)通過(guò)PIO可實(shí)現(xiàn)對(duì)整形模塊、鍵盤(pán)、LCD等外設(shè)的控制。存儲(chǔ)器控制器分別與片外Flash和SDRAM連接，實(shí)現(xiàn)對(duì)存儲(chǔ)器的訪問(wèn)。2．2系統(tǒng)硬件定制2．2．1FPGA硬件模塊設(shè)計(jì)硬件電路板測(cè)試完成后，需要設(shè)計(jì)FPGA硬件模塊實(shí)現(xiàn)數(shù)據(jù)采集。模塊各端口列表，如表1所示，信號(hào)采集仿真波形，如圖2所示。輸出信號(hào)中所有光電編碼器時(shí)間是系統(tǒng)時(shí)鐘個(gè)數(shù)的計(jì)數(shù)值。最后通過(guò)軟件模塊計(jì)算得到平均扭角、瞬時(shí)扭角以及誤差。如圖2所示，當(dāng)in_en高有效時(shí)，在WrestFlap_one上升沿，寄存器gride_cnt加l，同時(shí)gride_time，circl_time開(kāi)始計(jì)算。當(dāng)下一個(gè)WrestFlap_one上升沿時(shí)，寄存器gride_cnt加1，直加到一圈格數(shù)，然后又重新開(kāi)始重復(fù)的計(jì)算。同時(shí)當(dāng)下一個(gè)WrestFlap_one上升沿時(shí)gride_time輸出計(jì)算了上一圈的光電編碼器一格時(shí)間。當(dāng)gride_cnt一圈數(shù)完時(shí)，circl_time輸出上一圈的總時(shí)間。在WrestFlap_one下降沿，gride_en輸出使能采樣信號(hào)，高有效，此信號(hào)做為后端FIFO寫(xiě)使能信號(hào)。（圖中橢圓區(qū)域?yàn)橐蝗怆娋幋a信號(hào)的輸出，仿真中規(guī)定一圈有10格，第1格對(duì)應(yīng)的gride_time是207，第2格對(duì)應(yīng)的gride_time是219…。）2．2．2SOPC硬件模塊加載及系統(tǒng)構(gòu)成在SOPCBuilder中進(jìn)行扭振測(cè)量系統(tǒng)配制。添加Ahera自有的豐富IP核，選擇SOPCBuilder生成HDL代碼的類型為Verilog，選擇芯片EP2C35，確定系統(tǒng)工作頻率，配制處理器選項(xiàng)，定義處理器地址，配制外圍設(shè)備，安排存儲(chǔ)器地址和范圍，為外圍設(shè)備和接口設(shè)置所需的中斷優(yōu)先級(jí)。同時(shí)為優(yōu)化硬件設(shè)計(jì)，系統(tǒng)設(shè)計(jì)了用戶自定義外設(shè)模塊。SOPCBuild所用模塊如下：（1）NIOSIIProcessorCPU；（2）tri_state_bridge（Avalon連接總線）；（3）lcd_16207_0（LCD顯示）；（4）sdram，cfi_flash（存儲(chǔ)器）；（5）button_pio，switch_pio（輸入控制端口）；（6）Dma（傳輸控制）。2．2．3用戶自定義外設(shè)設(shè)計(jì)系統(tǒng)設(shè)計(jì)自定義模塊是Avalon流模式采集輸入控制器。該控制器設(shè)計(jì)符合Avalon總線規(guī)范，功能是將采集的數(shù)據(jù)完整送入SDRAM以便存儲(chǔ)以及方便數(shù)據(jù)處理。系統(tǒng)CPU速率為50MHz，而采樣速率不定，因此需要FIFO實(shí)現(xiàn)前后傳輸?shù)倪B貫性。然后經(jīng)過(guò)DMA傳輸通道將數(shù)據(jù)存入SDRAM。Avalon流模式采集輸入控制器硬件結(jié)構(gòu)，控制器模塊分為采集模塊和HFO傳輸模塊兩部分。采集模塊實(shí)現(xiàn)數(shù)據(jù)的采集，其輸入接口有：write_clk（寫(xiě)時(shí)鐘）、write_en（寫(xiě)使能）與sample_data（16位數(shù)據(jù)總線）。掛在Avalon總線上的接口有FIFOQ［15：0］（數(shù)據(jù)輸出總線）、chipselect（片選信號(hào)）、read_req（讀請(qǐng)求信號(hào)）、address（Avalon總線地址）read_empty（讀空信號(hào)）、read_clk（讀時(shí)鐘）。設(shè)計(jì)使用光電編碼每格有效信號(hào)作為寫(xiě)使能控制向FIFO寫(xiě)數(shù)據(jù)，讀請(qǐng)求信號(hào)read_req由總線發(fā)出，經(jīng)read_empty控制DMA取FIFO中數(shù)據(jù)的時(shí)間，在read_empty低電平期間（即FIFO不空）取FIFO中數(shù)據(jù)。其時(shí)序見(jiàn)圖4，其中Dataavailable信號(hào)接FIFO輸出的空信號(hào)（read_empty）。仿真波形，如圖5所示。設(shè)計(jì)完成后啟動(dòng)SOPCBuilder的Generate生成用于綜合和仿真的文件，最后在QuarusⅡ中鎖定端口引腳，對(duì)生成的處理器系統(tǒng)進(jìn)行仿真、綜合、適配并下載到FPGA中。2．3系統(tǒng)軟件設(shè)計(jì)系統(tǒng)軟件共有數(shù)據(jù)采集模塊、數(shù)據(jù)存儲(chǔ)計(jì)算模塊、UART數(shù)據(jù)發(fā)送控制模塊和LCD顯示控制模塊。系統(tǒng)軟件流程圖，如圖6所示，數(shù)據(jù)采集模塊有開(kāi)關(guān)使能。當(dāng)開(kāi)關(guān)鍵有效且處于有效采樣信號(hào)下時(shí)，系統(tǒng)開(kāi)始接收由光電編碼器經(jīng)整形電路采集到的脈沖信號(hào)，每次采樣信號(hào)有效時(shí)，采樣次數(shù)加一，系統(tǒng)共可采集8000格數(shù)據(jù)。數(shù)據(jù)存儲(chǔ)計(jì)算模塊根據(jù)采集到的數(shù)據(jù)計(jì)算出瞬時(shí)扭角，平均扭角和誤差。同時(shí)數(shù)據(jù)發(fā)送模塊通過(guò)按鍵組控制向上位PC機(jī)發(fā)送這3種數(shù)據(jù)，并由LCD控制模塊以二行形式顯示，通過(guò)按鍵控制進(jìn)行刷新顯示。3結(jié)束語(yǔ)利用SOPC技術(shù)實(shí)現(xiàn)的軸系扭振監(jiān)測(cè)系統(tǒng)，與以往的數(shù)字式扭振監(jiān)測(cè)技術(shù)相比，由于采用了軟硬件協(xié)同設(shè)計(jì)，從而大大節(jié)省