基于可編程時(shí)鐘芯片實(shí)現(xiàn)遙感衛(wèi)星地面記錄系統(tǒng)的模擬源設(shè)計(jì)

基于可編程時(shí)鐘芯片實(shí)現(xiàn)遙感衛(wèi)星地面記錄系統(tǒng)的模擬源設(shè)計(jì)1引言衛(wèi)星數(shù)據(jù)模擬源是一種能夠模擬遙感衛(wèi)星產(chǎn)生相關(guān)衛(wèi)星數(shù)據(jù)信號(hào)的信號(hào)源。主要用于遙感衛(wèi)星記錄系統(tǒng)的系統(tǒng)故障檢測(cè)以及新系統(tǒng)開發(fā)驗(yàn)證。當(dāng)記錄系統(tǒng)出現(xiàn)故障需要檢修時(shí)，用模擬的衛(wèi)星信號(hào)代替真實(shí)的衛(wèi)星信號(hào)進(jìn)行系統(tǒng)維護(hù)，可以免受衛(wèi)星過境時(shí)間的影響，使得系統(tǒng)的維護(hù)工作更方便。另外，在衛(wèi)星發(fā)射之前，相關(guān)記錄系統(tǒng)的研制中，模擬源可以作為記錄系統(tǒng)的測(cè)試信號(hào)。同時(shí)隨著遙感技術(shù)的廣泛使用，遙感衛(wèi)星數(shù)量的不斷增加，不同衛(wèi)星之間的數(shù)據(jù)存檔格式往往不同，其間經(jīng)常需要進(jìn)行轉(zhuǎn)換；由于介質(zhì)壽命有限，對(duì)于需要長(zhǎng)期保存得的數(shù)據(jù)資料，通常需要定期進(jìn)行介質(zhì)轉(zhuǎn)換。以上工作也可通過模擬源進(jìn)行數(shù)據(jù)回放再存檔，存檔時(shí)選擇不同的存檔格式或存檔介質(zhì)，達(dá)到格式轉(zhuǎn)換或介質(zhì)轉(zhuǎn)換的目的。所以模擬源在地面記錄系統(tǒng)中起著十分重要的作用。2總體結(jié)構(gòu)本文設(shè)計(jì)的遙感衛(wèi)星數(shù)據(jù)模擬源的總體結(jié)構(gòu)如圖1所示，其主要原理為：從存儲(chǔ)設(shè)備讀取已存檔遙感衛(wèi)星數(shù)據(jù)或編程生成的特定圖像數(shù)據(jù)，通過PCI總線發(fā)送到PLX9054，PLX9054接收到的數(shù)據(jù)經(jīng)過數(shù)據(jù)緩存、并串轉(zhuǎn)換和電平轉(zhuǎn)換等處理形成與實(shí)際衛(wèi)星碼速率一樣的串行數(shù)據(jù)流和伴隨時(shí)鐘。為了模擬各種不同類型的衛(wèi)星，模擬源的數(shù)據(jù)發(fā)送頻率必須是可變的，輸出范圍：1MHz~400MHz，步進(jìn)為1MHz。3關(guān)鍵電路實(shí)現(xiàn)3．1高速DMA數(shù)據(jù)發(fā)送為滿足高速的要求，本設(shè)計(jì)使用插卡形式，且采用PCI總線。PCI接口芯片很多，本文采用PLX公司的PLX9054。PLX9054支持主/從模式，內(nèi)置6個(gè)128bytes或64bytes的FIFO，兩個(gè)獨(dú)立的DMA通道，符合PCIv2.2規(guī)范，理論傳輸速率為132MB/s，滿足高速數(shù)據(jù)傳輸?shù)囊?。為了保證連續(xù)的數(shù)據(jù)發(fā)送，Local端使用大容量的FIFO進(jìn)行數(shù)據(jù)緩存，這里使用IDT公司的大容量FIFO——IDT72V36110，大小為131072x36。該FIFO具有獨(dú)立的讀寫時(shí)鐘，五個(gè)輸出標(biāo)志位，設(shè)計(jì)中只用到半滿（HF）和空（EF）兩個(gè)標(biāo)志位，其中半滿標(biāo)志位用于PLX9054往FIFO寫數(shù)據(jù)，空標(biāo)志位用于數(shù)據(jù)轉(zhuǎn)換模塊從FIFO讀數(shù)據(jù)。FIFO在使用前必須先進(jìn)行初始化，如設(shè)置FIFO工作模式，讀寫數(shù)據(jù)寬度等，這部分工作由控制電路在系統(tǒng)上電后自動(dòng)完成，使FIFO一直處于工作狀態(tài)。在進(jìn)行數(shù)據(jù)發(fā)送時(shí)，PCI局部總線端啟動(dòng)DMA寫數(shù)據(jù)，每次寫數(shù)據(jù)的大小為FIFO容量的一半，結(jié)束后即完成一次DMA寫數(shù)據(jù)，如果FIFO中的數(shù)據(jù)沒有被同時(shí)往外讀，此時(shí)FIFO的半滿標(biāo)志位有效為低電平，空標(biāo)志位無效為高電平。當(dāng)然實(shí)際使用時(shí)，轉(zhuǎn)換模塊根據(jù)空標(biāo)志無效，判斷FIFO有數(shù)據(jù)，在PLX9054向FIFO寫數(shù)據(jù)的同時(shí)對(duì)FIFO進(jìn)行讀數(shù)據(jù)。當(dāng)FIFO中數(shù)據(jù)少于容量的一半時(shí)，半滿標(biāo)志位無效為高電平，控制模塊馬上通過PLX9054向系統(tǒng)發(fā)送中斷請(qǐng)求，系統(tǒng)響應(yīng)后啟動(dòng)下一次DMA傳輸?？刂颇K使用ALTERA公司的MAX3000A系列CPLD——MAX3256A，通過VerilogHDL語言編程實(shí)現(xiàn)，其功能框圖如上圖2所示。3.2衛(wèi)星模擬數(shù)據(jù)輸出衛(wèi)星下行數(shù)據(jù)為串行的差分NECL電平信號(hào)，而FIFO中的數(shù)據(jù)為32位并行TTL電平數(shù)據(jù)，所以要對(duì)FIFO中的數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換和電平轉(zhuǎn)換。進(jìn)行并串轉(zhuǎn)換需要串行時(shí)鐘信號(hào)，為了能夠模擬各種不同類型的衛(wèi)星，串行信號(hào)的伴隨時(shí)鐘頻率必須是可變的；同時(shí)為了適應(yīng)遙感衛(wèi)星的下行數(shù)據(jù)不斷向高速發(fā)展的趨勢(shì)，本設(shè)計(jì)的最高輸出伴隨時(shí)鐘為400MHz，總的輸出范圍：1MHz~400MHz。這個(gè)頻率范圍比較大，用單一的可編程鎖相環(huán)時(shí)鐘芯片很難達(dá)到。設(shè)計(jì)中對(duì)時(shí)鐘范圍進(jìn)行了分段，低頻部分：1MHz~160MHz，高頻部分：160MHz~400MHz，通過兩片可編程時(shí)鐘芯片的組合來完成。3.2.1低速可編程時(shí)鐘低速可編程時(shí)鐘選用Cypress公司的可編程鎖相環(huán)時(shí)鐘芯片——CY22150，它的輸出范圍：80Khz~200MHz，且輸出頻率任意可編程。它具有低抖動(dòng)、低畸變、高精度的特點(diǎn)，支持在系統(tǒng)編程，編程數(shù)據(jù)通過I2C總線送入時(shí)鐘芯片。I2C總線有兩根傳輸線，一根時(shí)鐘線SCLK，一根數(shù)據(jù)線SDAT，其中數(shù)據(jù)線SDAT是雙向的。I2C系統(tǒng)有它自己的傳輸協(xié)議。一般在系統(tǒng)中都是用單片機(jī)系統(tǒng)實(shí)現(xiàn)I2C傳輸協(xié)議。因?yàn)閱纹瑱C(jī)系統(tǒng)中軟件的每條指令的執(zhí)行時(shí)間都是可以預(yù)知的，可嚴(yán)格的控制好兩條傳輸線的時(shí)序關(guān)系，可以比較方便的實(shí)現(xiàn)I2C協(xié)議。但是，在本系統(tǒng)中如果僅僅因?yàn)闀r(shí)鐘電路的現(xiàn)場(chǎng)編程而引入單片機(jī)系統(tǒng)，會(huì)使電路的設(shè)計(jì)變得很復(fù)雜，而且，加上購買單片機(jī)仿真器和編程的費(fèi)用，整個(gè)系統(tǒng)的費(fèi)用將增加很多。因此在設(shè)計(jì)時(shí)放棄了這種常規(guī)設(shè)計(jì)方法?？紤]到I2C總線標(biāo)準(zhǔn)對(duì)最低碼速率沒有嚴(yán)格的要求，嘗試依靠PLX9054的I/O讀寫，并通過CPLD中的邏輯控制完成模擬I2C總線，用軟件的方法按照I2C時(shí)序完成時(shí)鐘芯片的現(xiàn)場(chǎng)編程功能。實(shí)驗(yàn)證明，此方法可行。3.2.2高速可編程時(shí)鐘要實(shí)現(xiàn)400MHz的高頻，只能選擇ECL器件，設(shè)計(jì)中采用ONSemiconductor公司的可編程時(shí)鐘芯片NBC12429，輸出范圍：25MHz~400MHz，步進(jìn)為1MHz，實(shí)際使用中只用到160MHz~400MHz部分。它也支持現(xiàn)場(chǎng)可編程，編程方式有兩種：并行編程方式和串行編程方式，串行編程方式只需要三根數(shù)據(jù)線，比并行編程方式需要12根要簡(jiǎn)單，故選用串行方式。它的編程比CY22150簡(jiǎn)單，只需要連續(xù)地把編程數(shù)據(jù)寫到它的內(nèi)部寄存器就可以。3.2.3數(shù)據(jù)轉(zhuǎn)換數(shù)據(jù)轉(zhuǎn)換部分主要完成對(duì)FIFO的數(shù)據(jù)讀取以及并串轉(zhuǎn)換，考慮到高速和靈活性，采用VerilogHDL語言編程實(shí)現(xiàn)，編程器件使用ALTERA公司的MAX7000A系列CPLD——EMP7256A-5，理論上支持200MHz的時(shí)鐘頻率，實(shí)際使用時(shí)經(jīng)過優(yōu)化后能達(dá)到160MHz。當(dāng)輸出頻率為1MHz~160MHz時(shí)，串并轉(zhuǎn)換比較簡(jiǎn)單，直接在CPLD里就可以完成；當(dāng)輸出頻率為160MHz~400MHz時(shí)，串并轉(zhuǎn)換相對(duì)麻煩些，整個(gè)轉(zhuǎn)換分兩步完成：先在CPLD里完成32位到8位的轉(zhuǎn)換，然后采用ONSemiconductor公司的高速ECL并串轉(zhuǎn)換芯片——MC100EP446完成8位并行到串行的轉(zhuǎn)換，而且中間要進(jìn)行一次TTL電平到PECL電平的轉(zhuǎn)換，具體設(shè)計(jì)方案如圖3所示。3.2.4電平轉(zhuǎn)換及輸出模擬源的最終輸出信號(hào)應(yīng)該是差分NECL電平信號(hào)，數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換后，必須進(jìn)行相應(yīng)的電平轉(zhuǎn)換，其中低速輸出進(jìn)行TTL電平到NECL電平轉(zhuǎn)換，高速輸出進(jìn)行PECL電平到NECL電平轉(zhuǎn)換，最后通過二選一選擇器輸出。4實(shí)驗(yàn)與結(jié)論模擬源采用Windows驅(qū)動(dòng)程序模型（WDM）開發(fā)驅(qū)動(dòng)程序，在驅(qū)動(dòng)程序的基礎(chǔ)上用VC6.0開發(fā)相應(yīng)的應(yīng)用軟件，包括時(shí)鐘編程，存檔數(shù)據(jù)發(fā)送和棋盤格數(shù)據(jù)生成并發(fā)送等。最后在使用Windows2000平臺(tái)的高性能服務(wù)器上進(jìn)行了衛(wèi)星存檔數(shù)據(jù)和程序生成的棋盤格數(shù)據(jù)的發(fā)送測(cè)試，其中高性能服務(wù)器使用雙XeonCPU，1G內(nèi)存和高速Raid。在發(fā)送過程中，和模擬源相連的記錄系統(tǒng)進(jìn)