數(shù)字電路與邏輯設(shè)計(jì)期末考試試卷(H卷)

第4頁(yè)共6頁(yè)數(shù)字電路與邏輯設(shè)計(jì)期末考試試卷（H卷）選擇題（下列每題有且僅有一個(gè)正確答案，每題2分，共20分）N個(gè)觸發(fā)器可以構(gòu)成能寄存位二進(jìn)制數(shù)碼的寄存器。A.N-1B.NC.N+1D.2N一個(gè)觸發(fā)器可記錄一位二進(jìn)制代碼，它有個(gè)穩(wěn)態(tài)。A.0B.1C.2存儲(chǔ)8位二進(jìn)制信息要個(gè)觸發(fā)器。A.2B.3C.4D.8把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到進(jìn)制計(jì)數(shù)器。A.4B.5C.9D.20下列邏輯電路中為時(shí)序邏輯電路的是。A.變量譯碼器B.加法器C.數(shù)碼寄存器D.數(shù)據(jù)選擇器N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度（進(jìn)制數(shù)）為的計(jì)數(shù)器。A.NB.2NC.N2D.2NN個(gè)觸發(fā)器可以構(gòu)成能寄存位二進(jìn)制數(shù)碼的寄存器。A.N-1B.NC.N+1D.2N五個(gè)D觸發(fā)器構(gòu)成環(huán)形計(jì)數(shù)器，其計(jì)數(shù)長(zhǎng)度為。A.5B.10C.25D.32欲設(shè)計(jì)0，1，2，3，4，5，6，7這幾個(gè)數(shù)的計(jì)數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，最少應(yīng)使用級(jí)觸發(fā)器。A.2B.3C8位移位寄存器，串行輸入時(shí)經(jīng)個(gè)脈沖后，8位數(shù)碼全部移入寄存器中。A.1B.2C.4D.8要產(chǎn)生10個(gè)順序脈沖，若用四位雙向移位寄存器CT74LS194來(lái)實(shí)現(xiàn)，需片。A.3B.4C.5D.10若要設(shè)計(jì)一個(gè)脈沖序列為1101001110的序列脈沖發(fā)生器，應(yīng)選用個(gè)觸發(fā)器。A.2B.3C.4隨機(jī)存取存儲(chǔ)器具有功能。A.讀/寫B(tài).無(wú)讀/寫C.只讀D.只寫只讀存儲(chǔ)器ROM在運(yùn)行時(shí)具有功能。A.讀/無(wú)寫B(tài).無(wú)讀/寫C.讀/寫D.無(wú)讀/無(wú)寫只讀存儲(chǔ)器ROM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲(chǔ)器中的內(nèi)容。A.全部改變B.全部為0C.不可預(yù)料D.保持不變隨機(jī)存取存儲(chǔ)器RAM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲(chǔ)器中的內(nèi)容。A.全部改變B.全部為1C.不確定一個(gè)容量為512×1的靜態(tài)RAM具有。A.地址線9根，數(shù)據(jù)線1根B.地址線1根，數(shù)據(jù)線9根C.地址線512根，數(shù)據(jù)線9根D.地址線9根，數(shù)據(jù)線512根PROM的與陳列（地址譯碼器）是。A.可編程陣列B.不可編程陣列C.可編程陣列D.不可編程陣列PROM和PAL的結(jié)構(gòu)是。A.PROM的與陣列固定，不可編程B.PROM與陣列、或陣列均不可編程C.PAL與陣列、或陣列均可編程D.PAL的與陣列可編程PLD器件的基本結(jié)構(gòu)組成有。A. 與陣列B.或陣列C.輸入緩沖電路D.輸出電路只可進(jìn)行一次編程的可編程器件有。A.PALB.GALC.PROMD.PLD可重復(fù)進(jìn)行編程的可編程器件有。A.PALB.GALC.PROMD.ISP-PLD全場(chǎng)可編程（與、或陣列皆可編程）的可編程邏輯器件有。A.PALB.GALC.PROMD.PLA判斷題（每空1分，共20分）同步時(shí)序電路由組合電路和存儲(chǔ)器兩部分組成。（√）同步時(shí)序電路具有統(tǒng)一的時(shí)鐘CP控制。（√）環(huán)形計(jì)數(shù)器在每個(gè)時(shí)鐘脈沖CP作用時(shí)，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。（×）環(huán)形計(jì)數(shù)器如果不作