EDA技術(shù)智慧樹知到期末考試答案2024年

EDA技術(shù)智慧樹知到期末考試答案2024年EDA技術(shù)“LIBRARYIEEE;”表示該設(shè)計(jì)用到的庫是（

）庫。

A:VITALB:STDC:IEEED:WORK答案:IEEEFPGA結(jié)構(gòu)中的PIC（ProgramI/OCell）的中文含義是（

）

A:可編程I/O單元B:可編程I/O細(xì)胞C:可編程I/O元件答案:可編程I/O單元

ASIC的中文含義是（

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A:復(fù)雜可編程邏輯器件B:專用集成電路C:在系統(tǒng)可編程特性D:現(xiàn)場(chǎng)可編程門陣列答案:專用集成電路ASIC的英文全稱是（

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A:FieldProgrammableGateArrayB:ElectronicDesignAutomationC:ComplexProgrammableLogicDeviceD:ApplicationSpecificIntegratedCircuits答案:ApplicationSpecificIntegratedCircuits“ComplexProgrammableLogicDevice”的中文含義是（

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A:電子設(shè)計(jì)自動(dòng)化B:現(xiàn)場(chǎng)可編程門陣列C:專用集成電路D:復(fù)雜可編程邏輯器件答案:復(fù)雜可編程邏輯器件CAE的中文含義是（

）

A:計(jì)算機(jī)輔助設(shè)計(jì)B:計(jì)算機(jī)輔助工程設(shè)計(jì)C:電子設(shè)計(jì)自動(dòng)化答案:計(jì)算機(jī)輔助工程設(shè)計(jì)下列符號(hào)中表示與非的是（

）

A:XNORB:NORC:ABSD:NAND答案:NAND數(shù)據(jù)類型是標(biāo)準(zhǔn)邏輯位的選擇項(xiàng)是（

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A:STD_LOGIC_1164B:LOGICC:STD_LOGIC_VECTORD:STD_LOGIC答案:STD_LOGICVHDL元件例化端口映射語句“U1:ND2PORTMAP(A1,B1,S1);”的端口映射關(guān)聯(lián)方式為（

）

A:結(jié)構(gòu)關(guān)聯(lián)B:名字關(guān)聯(lián)C:混合關(guān)聯(lián)D:位置關(guān)聯(lián)答案:位置關(guān)聯(lián)語句含義為打開IEEE庫的語句是（

）

A:LIBRARYIEEEB:USEIEEE.STD_LOGIC_1164.ALLC:USEIEEED:LIBRARY答案:LIBRARYIEEECAD的英文全稱是（

）

A:ElectronicDesignAutomationB:ComputerAssistEngineeringDesignC:ComputerAssistDesign答案:ComputerAssistDesign語句“Y(0)<='1'WHENSR="000"ELSE'0';”是一個(gè)（

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A:條件順序信號(hào)賦值語句B:條件執(zhí)行信號(hào)賦值語句C:條件并行信號(hào)賦值語句答案:條件并行信號(hào)賦值語句一個(gè)具有K根輸入線的LUT對(duì)應(yīng)(

)bit的存儲(chǔ)器。

A:K2B:KC:2KD:2的K次方，即2k答案:2k語句“R16S(6DOWNTO0)<=R16S(7DOWNTO1);”含義為（

）

A:R16S(7DOWNTO1)的數(shù)據(jù)右移1位B:R16S(7DOWNTO1)的數(shù)據(jù)左移1位C:R16S(6DOWNTO0)的數(shù)據(jù)左移1位D:R16S(6DOWNTO0)的數(shù)據(jù)右移1位答案:R16S(7DOWNTO1)的數(shù)據(jù)右移1位最流行的第三方EDA工具有：仿真功能最強(qiáng)大的是（

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A:ModelSimB:ispLEVERC:QuartusⅡD:ISE/ISE-WebPACKSeriesE:Synplify答案:ModelSim數(shù)字時(shí)鐘管理器DCM主要包括的功能部分有（

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A:相位移位電路B:延遲鎖相環(huán)（DLL）C:狀態(tài)邏輯D:數(shù)字頻率同步器(DFS)答案:延遲鎖相環(huán)(DLL)###數(shù)字頻率同步器(DFS)###相位移位電路###狀態(tài)邏輯Xilinx公司現(xiàn)有的FPGA產(chǎn)品（

）

A:Spartan系列B:Cyclone系列C:Virtex系列D:XC系列答案:XC系列###Virtex系列###Spartan系列開展本科生研究性教學(xué)的必要性有（

）

A:提高大學(xué)生專業(yè)創(chuàng)新能力的需要B:改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要C:提高大學(xué)生實(shí)踐動(dòng)手能力的需要D:提高大學(xué)生專業(yè)綜合素養(yǎng)的需要E:大眾化高等教育的差異化教育的需要答案:大眾化高等教育的差異化教育的需要###提高大學(xué)生實(shí)踐動(dòng)手能力的需要###提高大學(xué)生專業(yè)創(chuàng)新能力的需要###提高大學(xué)生專業(yè)綜合素養(yǎng)的需要###改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要Cyclone?Ⅲ器件平面結(jié)構(gòu)的主要組成模塊包括（

）

A:嵌入式乘法器B:嵌入式存儲(chǔ)器塊C:I/O單元和PLLD:由邏輯陣列塊(LAB)答案:由邏輯陣列塊(LAB)###嵌入式存儲(chǔ)器塊###嵌入式乘法器###I/O單元和PLL邏輯宏單元(Macrocell)結(jié)構(gòu)中的基本電路單元種類包括（

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A:選擇器B:寄存器C:中央處理器D:門電路答案:門電路###選擇器###寄存器從應(yīng)用和使用的角度講，EDA技術(shù)的基本內(nèi)容主要包括（

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A:硬件描述語言B:實(shí)驗(yàn)開發(fā)系統(tǒng)C:軟件開發(fā)工具D:大規(guī)模可編程邏輯器件答案:大規(guī)?？删幊踢壿嬈骷?##硬件描述語言###軟件開發(fā)工具###實(shí)驗(yàn)開發(fā)系統(tǒng)SOPC軟件設(shè)計(jì)開發(fā)的基本步驟包括（

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A:啟動(dòng)設(shè)計(jì)工具NiosⅡIDEB:將程序下載到FLASH存儲(chǔ)器C:運(yùn)行程序或調(diào)試程序D:建立新的源程序和軟件工程或?qū)胍呀ㄔ闯绦蚝蛙浖こ蘀:編譯工程答案:啟動(dòng)設(shè)計(jì)工具NiosⅡIDE###建立新的源程序和軟件工程或?qū)胍呀ㄔ闯绦蚝蛙浖こ?##編譯工程###運(yùn)行程序或調(diào)試程序###將程序下載到FLASH存儲(chǔ)器在FPGA的發(fā)展歷史上，出現(xiàn)過那些互連結(jié)構(gòu)（

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A:層次化互聯(lián)結(jié)構(gòu)B:孤島型互聯(lián)結(jié)構(gòu)C:通道型互連結(jié)構(gòu)答案:通道型互連結(jié)構(gòu)###層次化互聯(lián)結(jié)構(gòu)###孤島型互聯(lián)結(jié)構(gòu)PROCESS語句結(jié)構(gòu)的組成包括（

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A:順序描述語句部分B:敏感信號(hào)參數(shù)表C:進(jìn)程說明部分D:并行描述語句部分答案:進(jìn)程說明部分###順序描述語句部分###敏感信號(hào)參數(shù)表IEEE_1076標(biāo)準(zhǔn)程序包中定義的四種常用端口模式是（

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A:FIFO模式B:INOUT模式C:IN模式D:OUT模式E:BUFFER模式答案:IN模式###OUT模式###BUFFER模式###INOUT模式Quartus?Ⅱ的主要操作流程包括（

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A:工程仿真及分析B:編程下載及驗(yàn)證C:工程實(shí)現(xiàn)的設(shè)置D:芯片的管腳鎖定E:文件及工程建立F:工程編譯及分析答案:文件及工程建立###工程實(shí)現(xiàn)的設(shè)置###工程編譯及分析###工程仿真及分析###芯片的管腳鎖定###編程下載及驗(yàn)證通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，就是指能夠滿足各種EDA實(shí)驗(yàn)或設(shè)計(jì)開發(fā)需要的EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。

A:對(duì)B:錯(cuò)答案:對(duì)FPGA的英文全稱是FieldProgrammableGateArray。

A:對(duì)B:錯(cuò)答案:對(duì)反熔絲結(jié)構(gòu)有兩種：ONO反熔絲和M2M反熔絲。

A:對(duì)B:錯(cuò)答案:對(duì)順序過程調(diào)用就是在順序語句的環(huán)境中執(zhí)行一個(gè)給定名字和參數(shù)的過程。（

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A:對(duì)B:錯(cuò)答案:對(duì)并行加法器通常比串行加法器占用更多的資源。

A:對(duì)B:錯(cuò)答案:對(duì)信號(hào)的使用和定義范圍是實(shí)體、結(jié)構(gòu)體和程序包。

A:錯(cuò)B:對(duì)答案:對(duì)信號(hào)賦值目標(biāo)<=賦值源；其中指向左邊的雙箭頭（<=）作為一個(gè)整體，稱之為信號(hào)賦值符號(hào)。

A:錯(cuò)B:對(duì)答案:對(duì)ASIC設(shè)計(jì)的版圖設(shè)計(jì)（物理設(shè)計(jì)），就是是將邏輯設(shè)計(jì)中每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。

A:錯(cuò)B:對(duì)答案:對(duì)為了使更多的VHDL設(shè)計(jì)實(shí)體能被方便地訪問和共享，可以將我們已定義的常數(shù)、數(shù)據(jù)類型、元件調(diào)用說明以及子程序收集在一起，這就構(gòu)成了VHDL程序包。

A:對(duì)B:錯(cuò)答案:對(duì)VHDL規(guī)定，已列出敏感量的進(jìn)程中不能使用任何形式的WAIT語句。

A:對(duì)B:錯(cuò)答案:對(duì)功能仿真的結(jié)果與門級(jí)仿真器所做的功能仿真結(jié)果基本一致。

A:對(duì)B:錯(cuò)答案:對(duì)使用Altera的QuartusⅡ軟件、SOPCbuilder/Qsys工具以及Nios?Ⅱ集成開發(fā)環(huán)境IDE/Eclipse，用戶可以輕松地將NiosⅡ處理器嵌入到FPGA系統(tǒng)，完成SOPC的硬件開發(fā)和軟件開發(fā)。

A:對(duì)B:錯(cuò)答案:對(duì)一個(gè)文件夾下建立多個(gè)工程的方法是：從建第二個(gè)工程開始，當(dāng)提示詢問是否選擇不同的工程目錄時(shí)，選擇“NO”,這時(shí)就可以在一個(gè)文件夾下建立多個(gè)工程。

A:錯(cuò)B:對(duì)答案:對(duì)并行簡(jiǎn)單信號(hào)賦值語句是VHDL并行語句結(jié)構(gòu)的最基本的單元，它的語句格式如下：信號(hào)賦值目標(biāo)<=表達(dá)式；

A:錯(cuò)B:對(duì)答案:對(duì)EDA技術(shù)可廣泛應(yīng)用于FPGA系統(tǒng)設(shè)計(jì)與開發(fā)、SOC/SOPC的設(shè)計(jì)開發(fā)、ASIC的前端設(shè)計(jì)等領(lǐng)域。

A:錯(cuò)B:對(duì)答案:對(duì)對(duì)于QuartusⅡ10.0及其以上的高版本，除非安裝了特定的Modsim-Altera仿真工具，可直接使用設(shè)置波形的形式進(jìn)行仿真外，否則只能通過調(diào)用第三方仿真軟件Modsim使用仿真測(cè)試程序的方式進(jìn)行仿真。

A:對(duì)B:錯(cuò)答案:對(duì)進(jìn)行ASIC設(shè)計(jì)的系統(tǒng)規(guī)格說明，就是分析并確定整個(gè)系統(tǒng)的功能、性能、物理尺寸；確定制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用；建立系統(tǒng)行為模型，進(jìn)行可行性驗(yàn)證。

A:對(duì)B:錯(cuò)答案:對(duì)在大規(guī)模和超大規(guī)模邏輯資源、低功耗與價(jià)格比值方面，CPLD比FPGA有更大的優(yōu)勢(shì)。

A:錯(cuò)B:對(duì)答案:錯(cuò)七段數(shù)碼管顯示器可分為共陽極、共陰極型兩種，其中共陰極型數(shù)碼管是指數(shù)碼管的7個(gè)發(fā)光二極管的陰極連接在一起，并且均接GND,而數(shù)碼管的驅(qū)動(dòng)端a-g必須是高電平有效。

A:對(duì)B:錯(cuò)答案:對(duì)從理論上說，無源憶阻器一旦替代SRAM存儲(chǔ)單元，能夠有效降低FPGA中晶體管的數(shù)量和功耗，提高器件的密度，同時(shí)兼有可重構(gòu)性和非易失性。

A:錯(cuò)B:對(duì)答案:對(duì)一般地，對(duì)相同的邏輯功能，CASE語句綜合后將耗用更多的硬件資源，但是有的邏輯用CASE語句無法描述，只能用IF語句來描述。

A:對(duì)B:錯(cuò)答案:對(duì)在一般大規(guī)模可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)中，只要使用IEEE庫中的STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED四個(gè)程序包就可以了。

A:對(duì)B:錯(cuò)答案:對(duì)除非所有條件句中的選擇值能完整覆蓋CASE語句中表達(dá)式的取值，否則最末一個(gè)條件句中的選擇必須用“OTHERS”表示。

A:對(duì)B:錯(cuò)答案:對(duì)目前我國(guó)典型的EDA實(shí)驗(yàn)開發(fā)系統(tǒng)生產(chǎn)廠家有杭州康芯電子，友晶科技，依元素科技等廠家。

A:對(duì)B:錯(cuò)答案:對(duì)動(dòng)態(tài)掃描的原理是：通過一個(gè)掃描控制電路，對(duì)需要顯示的結(jié)果進(jìn)行逐個(gè)掃描，使七段數(shù)碼管逐個(gè)進(jìn)行顯示。只要每個(gè)管子掃描頻率超過人的眼睛視覺暫留頻率，就可以達(dá)到某一時(shí)刻點(diǎn)亮1個(gè)七段數(shù)碼管，卻能享有所有七段數(shù)碼管同時(shí)顯示的視覺效果，而且顯示也沒有閃爍抖動(dòng)，從而間接實(shí)現(xiàn)顯示結(jié)果的同時(shí)顯示。

A:對(duì)B:錯(cuò)答案:對(duì)利用結(jié)構(gòu)描述方式，可采用結(jié)構(gòu)化、模塊化設(shè)計(jì)思想，將一個(gè)大的設(shè)計(jì)劃分為許多小模塊，逐一設(shè)計(jì)調(diào)試完成，然后利用結(jié)構(gòu)描述方法將它們組裝起來，形成更為復(fù)雜的設(shè)計(jì)。

A:對(duì)B:錯(cuò)答案:對(duì)計(jì)數(shù)的控制在VHDL中可用一個(gè)進(jìn)程表示，而計(jì)數(shù)的控制又包含正常計(jì)數(shù)（加1操作）和邊界處理（等于邊界則清零）兩種情況，而什么情況下進(jìn)行計(jì)數(shù)或邊界處理，可使用IF條件語句進(jìn)行判斷控制。

A:錯(cuò)B:對(duì)答案:對(duì)CORDIC算法的實(shí)現(xiàn)有兩種結(jié)構(gòu)方案：迭代結(jié)構(gòu)和流水線結(jié)構(gòu)。其中在流水線電路結(jié)構(gòu)中，具有多個(gè)相同的單元電路，其中外部輸入XI、YI、ZI作為第一級(jí)流水線單元的輸入X(0)、Y(0)、Z(0)，中間各個(gè)單元首尾相接，也就是第N個(gè)單元的輸入與N-1個(gè)單元的輸出X(N-1),Y(N-1),Z(N-1)相連，第N個(gè)單元的輸出X(N),Y(N),Z(N)又與N+1個(gè)單元的輸入相連，而最后一級(jí)處理單元的輸出X(N)、Y(N)、Z(N)就是整個(gè)系統(tǒng)的輸出XO、YO、ZO。

A:對(duì)B:錯(cuò)答案:對(duì)

答案:AI參考:很抱歉，您沒有提供具體的閱讀理解（選擇）/完型填空問題或文本，因此我無法為您提供準(zhǔn)確的答案。如果您能提供更多信息，我將很樂意幫助您解答。'<imgsrc="/zhs/onlineexam/ueditor/201910/dc31a71b0193489789b7ee6f5935210a.png">

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