5.5可編程時(shí)序邏輯電路.ppt

1、0 1,5.5 可編程時(shí)序邏輯電路,5.5.1 可編程計(jì)數(shù)器,一、可編程同步加法計(jì)數(shù)器,若 N = 11,0 0 1 1,1,0,0,1,二、可編程同步減法計(jì)數(shù)器,利用集成減法或可逆計(jì)數(shù)器的預(yù)置數(shù)功能實(shí)現(xiàn)。,如二進(jìn)制減法計(jì)數(shù)器 CC14526 ：,異步清零 異步置數(shù),CF 級(jí)聯(lián)反饋輸入,(一) N 16,計(jì)數(shù)容量 = N + 1,N = D3D2D1D0,狀態(tài)圖:,D3D2D1D0 0,(二) N 16,1,級(jí)聯(lián) 原則:,1. 最高一級(jí)的 CF 接 1；,2. BO接低一級(jí)的CF ；,3. 低一級(jí)的Q3接高一級(jí)的CP ；,4. 最低一級(jí)的BO接本級(jí)的EN；,5. 其余各級(jí)的 EN = 0 ；,

2、6. 各級(jí)的CR接在一起、 LD 接在一起由 S 控制。,CR,N0,工作原理:,N1,1. 將預(yù)置數(shù)送入計(jì)數(shù)器，使 N = N0 + 16N1；,2. 因 CF0 = B1 = 0，一直按減法規(guī)律計(jì)數(shù)；,3. 當(dāng)高一級(jí)減至0， CF0 = B1 = 1，待低一級(jí)也減至0，EN = B0 = 0，禁止CP 輸入，計(jì)數(shù)完成。,5.5.2 可編程邏輯器件 (PLD),(Programmable Logic Device),一、PLD的基本結(jié)構(gòu)和分類,(一) 基本結(jié)構(gòu),PLD的輸入緩沖電路,(二) 分類,1. 按可編程情況分,(1) PROM, 可編程只讀存儲(chǔ)器,I2 I1 I0,O2 O1 O 0

3、,與陣列 (固定),或陣列 (可編程),缺點(diǎn)： 只能實(shí)現(xiàn)標(biāo)準(zhǔn) 與或式 芯片面積大 利用率低,不經(jīng)濟(jì),用途： 存儲(chǔ)器 函數(shù)表 顯示譯碼電路,(Programmable Read Only Memory）,(2) PLA, 可編程邏輯陣列,與陣列 (可編程),或陣列 (可編程),優(yōu)點(diǎn)： 與陣列、或陣列 都可編程 能實(shí)現(xiàn)最簡(jiǎn)與或式,缺點(diǎn)： 價(jià)格較高 門的利用率不高,(Programmable Logic Array),(3) PAL, 可編程陣列邏輯,與陣列 (可編程),或陣列 (固定),優(yōu)點(diǎn)： 速度高 價(jià)格低 采用編程器現(xiàn)場(chǎng) 編程,缺點(diǎn)： 輸出方式固定 一次編程,(Programmable Arr

4、ay Logic),(4) GAL, 通用陣列邏輯,與陣列 (可編程),或陣列 (固定),優(yōu)點(diǎn)： 具有 PAL 的功能 采用邏輯宏單元 使輸出自行組態(tài) 功能更強(qiáng)，使用 靈活，應(yīng)用廣泛,(Generic Array Logic),2. 按可編程和改寫方法分,3. 按組合、時(shí)序分,組合型 PAL,組合 電路,PROM、 PLA,時(shí)序 電路,時(shí)序型 PAL,GAL,(也可實(shí)現(xiàn)組合電路),二、PLD的基本原理,PROM的原理已在第三章介紹，不贅述,(一) PAL的基本原理,1. 基本門陣列結(jié)構(gòu),輸 入 項(xiàng),第一乘積項(xiàng)控制三態(tài)輸出,可編程與陣列,固定或門,2. PAL的異步I/O輸出結(jié)構(gòu),3. PAL的

5、寄存器輸出結(jié)構(gòu),D 觸發(fā)器的輸出端引入反饋, 能實(shí)現(xiàn)計(jì)數(shù)、移位等。,4. 組合型 PAL,(PAL 16L8),輸入變量：I1 I10， IO2 IO7,輸出變量：O1、 IO2 IO7、O8,5. 時(shí)序型 PAL,CP 控制 6個(gè)D 觸發(fā)器接受相應(yīng)或門輸出 Q 經(jīng)緩沖反饋回與陣列，實(shí)現(xiàn)寄存功能。,(二) GAL的基本原理,在PAL結(jié)構(gòu)的基礎(chǔ)上，采用輸出邏輯宏單元結(jié)構(gòu)構(gòu)成GAL。,輸出邏輯宏單元 (OLMC Out Logic Cell), OLMC 有 5 種不同的輸出組態(tài) 5種輸出組態(tài)由結(jié)構(gòu)控制字來決定 通過編程對(duì)GAL芯片內(nèi)部的結(jié)構(gòu)控制字寄存器 進(jìn)行設(shè)置,1. 輸出邏輯宏單元 OLMC,接與 陣列,兩個(gè)2選1數(shù)據(jù)選擇器,兩 個(gè) 4 選 1 數(shù) 據(jù) 選 擇 器,乘積項(xiàng)數(shù)據(jù)選擇器,輸出數(shù)據(jù)選擇器,三態(tài)數(shù)據(jù)選擇器,反饋數(shù)據(jù)選擇器,反饋,2. FMUX的輸出與三個(gè)結(jié)構(gòu)控制字的關(guān)系,3. OLMC 的輸出組態(tài),4. GAL的主要特點(diǎn),(1) 通用性強(qiáng), 每一個(gè)OLMC均可組態(tài)成組合或時(shí)序電路, 輸入引腳不夠時(shí)可將OLMC組合成輸入端, 可構(gòu)成較復(fù)雜的時(shí)序電路,(2) 100%可編程, 可重復(fù)擦寫上百次甚至萬次