EDA技術(shù)實(shí)用教程 2選1多路選擇器.doc

學(xué)院：電氣信息學(xué)院 專(zhuān)業(yè)： 電子信息工程 班級(jí)：一班 姓名學(xué)號(hào)實(shí)驗(yàn)序號(hào)1實(shí)驗(yàn)時(shí)間2012-10-10指導(dǎo)教師成績(jī)實(shí)驗(yàn)項(xiàng)目名稱(chēng)2選1多路選擇器實(shí)驗(yàn)?zāi)康氖煜uartus II 6.0的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容1：首先按照4.4 節(jié)給出的步驟，利用MAX+plus II 完成2 選1 多路選擇器的文本編輯輸入（mux21a.vhd）和仿真測(cè)試等步驟，給出圖4-27 所示的仿真波形。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，實(shí)際驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。實(shí)驗(yàn)內(nèi)容2：將4.4 節(jié)的多路選擇器看成是一個(gè)元件mux21a，利用元件例化語(yǔ)句描述圖4-38，并將此文件放在同一目錄E:muxfile 中。以下是部分參考程序：.COMPONENT MUX21APORT （ a，b，s : IN STD_LOGIC;y : OUT STD_LOGIC）;END COMPONENT ；.u1 : MUX21A PORT MAP（a=a2，b=a3，s=s0，y=tmp）;u2 : MUX21A PORT MAP（a=a1，b=tmp，s=s1，y=outy）;END ARCHITECTURE BHV ;按照4.4 節(jié)的步驟對(duì)上例分別進(jìn)行編譯、綜合、仿真。并對(duì)其仿真波形作出分析說(shuō)明。實(shí)驗(yàn)內(nèi)容3：引腳鎖定以及硬件下載測(cè)試。若目標(biāo)器件是EF1K30，建議選實(shí)驗(yàn)電路模式5（，用鍵1）控制s0；用鍵2控制s1；a3、a2和a1 分別接clock5、clock0和clock2；輸出信號(hào)outy仍接揚(yáng)聲器spker。通過(guò)短路帽選擇clock0 接256Hz 信號(hào)，clock5 接1024Hz，clock2 接8Hz 信號(hào)。最后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)。程序：實(shí)驗(yàn)編程及運(yùn)行結(jié)果ENTITY MUX21A ISPORT (A,B,S: IN BIT;Y: OUT BIT );END ENTITY MUX21A;ARCHITECTURE ONE OF MUX21A ISBEGINPROCESS (A,B,S)BEGINIF S=0 THENY= A; ELSEY=B;END IF;END PROCESS;END ARCHITECTURE ONE ;引腳編輯：仿真框圖：邏輯框圖：實(shí)驗(yàn)總結(jié)在使用中我熟悉Quartus II 6.0的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)了簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、體驗(yàn)了仿真和硬件測(cè)試的全過(guò)程。課 題： EDA技術(shù)實(shí)用教程 專(zhuān) 業(yè)： 電子信息工程班 級(jí)： 一 班學(xué) 號(hào)： 20100178