VerilogHDL3語言要素.ppt

1、第3章 Verilog的語言要素,本章介紹Verilog HDL的基本要素，包括標(biāo)識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種數(shù)據(jù)類型。,3.1 標(biāo)識符,Verilog HDL中的標(biāo)識符(identifier)可以是任意一組字母、數(shù)字、$符號和_(下劃線)符號的組合，但標(biāo)識符的第一個字符必須是字母或者下劃線。另外，標(biāo)識符是區(qū)分大小寫的。以下是標(biāo)識符的幾個例子：,轉(zhuǎn)義標(biāo)識符(escaped identifier )可以在一條標(biāo)識符中包含任何可打印字符。轉(zhuǎn)義標(biāo)識符以(反斜線)符號開頭，以空白結(jié)尾（空白可以是一個空格、一個制表字符或換行符）

2、。下面例舉了幾個轉(zhuǎn)義標(biāo)識符：,反斜線和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識符的一部分。,Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，僅用于某些上下文中。注意只有小寫的關(guān)鍵詞才是保留字。例如，標(biāo)識符always (這是個關(guān)鍵詞)與標(biāo)識符ALWAYS(非關(guān)鍵詞)是不同的。另外，轉(zhuǎn)義標(biāo)識符與關(guān)鍵詞并不完全相同。標(biāo)識符initial 與標(biāo)識符initial（這是個關(guān)鍵詞） 不同。,3.2 注釋,在Verilog HDL中有兩種形式的注釋。 / *第一種形式:可以擴(kuò)展至 多行* / / /第二種形式:在本行結(jié)束。,3.3 格式,Verilog HDL區(qū)分大小寫。也就是說大小寫不同的標(biāo)識符是不同的。此外， V

3、erilog HDL是自由格式的，即結(jié)構(gòu)可以跨越多行編寫，也可以在一行內(nèi)編寫。白空（新行、制表符和空格）沒有特殊意義。下面通過實例解釋說明。,3.4 系統(tǒng)任務(wù)和函數(shù),以$字符開始的標(biāo)識符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。任務(wù)提供了一種封裝行為的機(jī)制。這種機(jī)制可在設(shè)計的不同部分被調(diào)用。任務(wù)可以返回0個或多個值。函數(shù)除只能返回一個值以外與任務(wù)相同。此外，函數(shù)在0時刻執(zhí)行，即不允許延遲，而任務(wù)可以帶有延遲。,3.5 編譯指令,以（反引號）開始的某些標(biāo)識符是編譯器指令。在Verilog 語言編譯時，特定的編譯器指令在整個編譯過程中有效（編譯過程可跨越多個文件），直到遇到其它的不同編譯程序指令。完整的標(biāo)準(zhǔn)編譯器指

4、令如下:,3.5.1 define和undef,define指令用于文本替換，它很像C語言中的#define 指令，如:,一旦define 指令被編譯，其在整個編譯過程中都有效。例如，通過另一個文件中的define指令，MAX_BUS_SIZE 能被多個文件使用。,undef 指令取消前面定義的宏。,3.5.2 ifdef、else 和endif,這些編譯指令用于條件編譯，如下所示：,在編譯過程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數(shù)聲明，否則選擇第二種參數(shù)說明。,3.5.3 default_nettype,該指令用于為隱式線網(wǎng)指定線網(wǎng)類型。也就是將那些沒有被說明的連線定

5、義線網(wǎng)類型。,該實例定義的缺省的線網(wǎng)為線與類型。因此，如果在此指令后面的任何模塊中沒有說明的連線，那么該線網(wǎng)被假定為線與類型。,3.5.4 include,include編譯器指令用于嵌入內(nèi)嵌文件的內(nèi)容。文件既可以用相對路徑名定義，也可以用全路徑名定義, 例如:,編譯時，這一行由文件“ . . / . . / primitives.v” 的內(nèi)容替代。,3.5.5 resetall,該編譯器指令將所有的編譯指令重新設(shè)置為缺省值。 resetall 例如，該指令使得缺省連線類型為線網(wǎng)類型。,3.5.6 timescale,在Verilog HDL 模型中，所有時延都用單位時間表述。使用timesc

6、ale編譯器指令將時間單位與實際時間相關(guān)聯(lián)。該指令用于定義時延的單位和時延精度。timescale編譯器指令格式為：,time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。timescale 編譯器指令在模塊說明外部出現(xiàn), 并且影響后面所有的時延值。例如:,在編譯過程中， timescale指令影響這一編譯器指令后面所有模塊中的時延值，直至遇到另一個timescale指令或resetall指令。當(dāng)一個設(shè)計中的多個模塊帶有自身的timescale編譯指令時將發(fā)生什么？在這種情況下，模擬器總是定位在所有模塊的最小時延精度上，并且所有

7、時延都相應(yīng)地?fù)Q算為最小時延精度。例如，,3.5.7 unconnected_drive和nounconnected_drive,3.5.8 celldefine 和endcelldefine,這兩個程序指令用于將模塊標(biāo)記為單元模塊。它們表示包含模塊定義，如下例所示：,3.6 值集合,Verilog HDL有下列四種基本的值： 1) 0：邏輯0或“假” 2) 1：邏輯1或“真” 3) x：未知 4) z：高阻,在門的輸入或一個表達(dá)式中的為“z”的值通常解釋成“ x”。此外，x值和z值都是不分大小寫的，也就是說，值0 x1z與值0X1Z相同。,（1）任何值和“1”進(jìn)行“或”操作，結(jié)果都是1；（2）

8、任何值和“0”進(jìn)行“與”操作，結(jié)果都是0；（3）除了（1）和（2）的情況外，只要有x或者z參與邏輯運(yùn)算，結(jié)果都是x。,Verilog HDL中有三類常量： 1) 整型 2) 實數(shù)型 3) 字符串型,3.6.1 整型數(shù),整型數(shù)可以按如下兩種方式書寫： 1) 簡單的十進(jìn)制數(shù)格式 2) 基數(shù)格式,1. 簡單的十進(jìn)制格式,這種形式的整數(shù)定義為帶有一個可選的“”（一元）或“”（一元）操作符的數(shù)字序列。下面是這種簡易十進(jìn)制形式整數(shù)的例子。,2. 基數(shù)表示法,這種形式的整數(shù)格式為：,size定義以位計的常量的位長；base為o或O（表示八進(jìn)制），b或B（表示二進(jìn)制），d或D（表示十進(jìn)制），h或H（表示十六進(jìn)

9、制）之一； value是基于base的值的數(shù)字序列。值x和z以及十六進(jìn)制中的a到f不區(qū)分大小寫。,5O37 5位八進(jìn)制數(shù) 4D2 4位十進(jìn)制數(shù) 4B1x_01 4位二進(jìn)制數(shù) 7Hx 7位x(擴(kuò)展的x),即xxxxxxx 4hZ 4位z(擴(kuò)展的z),即zzzz 4d-4 非法：數(shù)值不能為負(fù) 8h2A 在位長和字符之間,以及基數(shù)和數(shù)值之間允許出現(xiàn)空格 3 b001 非法:和基數(shù)b之間不允許出現(xiàn)空格 (2+3)b10 非法:位長不能夠為表達(dá)式,sizebasevalue,注意，x（或z）在十六進(jìn)制值中代表4位x（或z），在八進(jìn)制中代表3位x（或z），在二進(jìn)制中代表1位x（或z）。,基數(shù)格式計數(shù)形式的

10、數(shù)通常為無符號數(shù)。這種形式的整型數(shù)的長度定義是可選的。如果沒有定義一個整數(shù)型的長度，數(shù)的長度為相應(yīng)值中定義的位數(shù)。下面是兩個例子：,如果定義的長度比為常量指定的長度長，通常在左邊填0補(bǔ)位。但是如果數(shù)最左邊一位為x或z，就相應(yīng)地用x或z在左邊補(bǔ)位。例如：,如果長度定義得更小，那么最左邊的位相應(yīng)地被截斷。例如：,o721 9位八進(jìn)制數(shù)hAF 8位十六進(jìn)制數(shù),10b10 左邊添0占位, 000000001010bx0 x1 左邊添x占位,xxxxxxx0 x1,3b1001_0011與3b011 相等。5H0FFF 與5H1F 相等。,3.6.2 實數(shù),實數(shù)可以用下列兩種形式定義：,1) 十進(jìn)制計數(shù)

11、法；例如,2) 科學(xué)計數(shù)法； 這種形式的實數(shù)舉例如下：,3.6.3 字符串,字符串是雙引號內(nèi)的字符序列。字符串不能分成多行書寫。例如:,用8位ASCII值表示的字符可看作是無符號整數(shù)。因此字符串是8位ASCII值的序列。為存儲字符串“INTERNAL ERROR”，變量需要8*14位。,3.7 數(shù)據(jù)類型,Verilog HDL 有兩大類數(shù)據(jù)類型。 1) 線網(wǎng)類型。net type 表示Verilog結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動元件的值決定，例如連續(xù)賦值或門的輸出。如果沒有驅(qū)動元件連接到線網(wǎng)，線網(wǎng)的缺省值為z。 2) 寄存器類型。register type表示一個抽象的數(shù)據(jù)存儲單元，它只

12、能在always語句和initial語句中被賦值，并且它的值從一個賦值到另一個賦值被保存下來。寄存器類型的變量具有x的缺省值。,3.7.1 線網(wǎng)類型,線網(wǎng)數(shù)據(jù)類型包含下述不同種類的線網(wǎng)子類型。,net_kind 是上述線網(wǎng)類型的一種。msb和lsb是用于定義線網(wǎng)范圍的常量表達(dá)式；范圍定義是可選的；如果沒有定義范圍，缺省的線網(wǎng)類型為1位。下面是線網(wǎng)類型說明實例。,當(dāng)一個線網(wǎng)有多個驅(qū)動器時，即對一個線網(wǎng)有多個賦值時，不同的線網(wǎng)產(chǎn)生不同的行為。例如，,例如，如果第一個右側(cè)表達(dá)式的值為01x, 并且第二個右測表達(dá)式的值為11z，Cla？,1. wire和tri線網(wǎng),用于連接單元的連線是最常見的線網(wǎng)類型

13、。連線與三態(tài)線(tri)網(wǎng)語法和語義一致；三態(tài)線可以用于描述多個驅(qū)動源驅(qū)動同一根線的線網(wǎng)類型；并且沒有其他特殊的意義。,Clax1x,2. wor和trior線網(wǎng),線或指如果某個驅(qū)動源為1，那么線網(wǎng)的值也為1。線或和三態(tài)線或(trior)在語法和功能上是一致的。,3. wand和triand線網(wǎng),線與(wand)網(wǎng)指如果某個驅(qū)動源為0，那么線網(wǎng)的值為0。線與和三態(tài)線與(triand)網(wǎng)在語法和功能上是一致的。,4. trireg線網(wǎng),此線網(wǎng)存儲數(shù)值（類似于寄存器），并且用于電容節(jié)點的建模。當(dāng)三態(tài)寄存器(trireg)的所有驅(qū)動源都處于高阻態(tài)，也就是說，值為z時，三態(tài)寄存器線網(wǎng)保存作用在線網(wǎng)上的

14、最后一個值。此外，三態(tài)寄存器線網(wǎng)的缺省初始值為x。,5. tri0和tri1線網(wǎng),這類線網(wǎng)可用于線邏輯的建模，即線網(wǎng)有多于一個驅(qū)動源。tri0（tri1）線網(wǎng)的特征是，若無驅(qū)動源驅(qū)動，它的值為0（tri1的值為1）。,6. supply0和supply1線網(wǎng),supply0用于對“地”建模，即低電平0；supply1網(wǎng)用于對電源建模，即高電平1；例如:,3.7.2 未說明的線網(wǎng),在Verilog HDL中，有可能不必聲明某種線網(wǎng)類型。在這樣的情況下，缺省線網(wǎng)類型為1位線網(wǎng)。,可以使用default_nettype編譯器指令改變這一隱式線網(wǎng)說明方式。使用方法如下：,例如，帶有下列編譯器指令：,任

15、何未被說明的網(wǎng)缺省為1位線與網(wǎng)。,3.7.3 向量和標(biāo)量線網(wǎng),在定義向量線網(wǎng)時可選用關(guān)鍵詞scalared或vectored。如果一個線網(wǎng)定義時使用了關(guān)鍵詞vectored, 那么就不允許位選擇和部分選擇該線網(wǎng)。換句話說，必須對線網(wǎng)整體賦值（位選擇和部分選擇在下一章中講解）。例如:,如果沒有定義關(guān)鍵詞，缺省值為標(biāo)量。,3.7.4 寄存器類型,有5種不同的寄存器類型。 reg integer time real realtime,1. reg寄存器類型,寄存器數(shù)據(jù)類型reg是最常見的數(shù)據(jù)類型。reg類型使用保留字reg加以說明，形式如下：,msb和lsb定義了范圍，并且均為常數(shù)值表達(dá)式。范圍定義

16、是可選的；如果沒有定義范圍，缺省值為1位寄存器。,寄存器可以取任意長度。寄存器中的值通常被解釋為無符號數(shù), 例如：,2. 存儲器,存儲器是一個寄存器數(shù)組。存儲器使用如下方式說明：,reg 3:0 Sat; /Sat為4 位寄存器。reg Cnt; /1位寄存器。reg 1:32 Kisp, Pisp, Lisp;,reg 1:4 Comb;. . .Comb = -2; /Comb 的值為14（1110），1110是2的補(bǔ)碼。Comb = 5; /Comb的值為 5（0101）。,注意存儲器屬于寄存器數(shù)組類型。線網(wǎng)數(shù)據(jù)類型沒有相應(yīng)的存儲器類型。 單個寄存器說明既能夠用于說明寄存器類型，也可以用

17、于說明存儲器類型。,RamPar是存儲器，是16個8位寄存器數(shù)組，而DataReg是8位寄存器。,在賦值語句中需要注意如下區(qū)別：存儲器賦值不能在一條賦值語句中完成，但是寄存器可以。因此在存儲器被賦值時，需要定義一個索引。下例說明它們之間的不同。,有一種存儲器賦值的方法是分別對存儲器中的每個字賦值。例如：,為存儲器賦值的另一種方法是使用系統(tǒng)任務(wù)： 1) $readmemb （加載二進(jìn)制值） 2) $readmemh（加載十六進(jìn)制值）,這些系統(tǒng)任務(wù)從指定的文本文件中讀取數(shù)據(jù)并加載到存儲器。文本文件必須包含相應(yīng)的二進(jìn)制或者十六進(jìn)制數(shù)。例如：,下面是文件中可能內(nèi)容的實例。,系統(tǒng)任務(wù)$readmemb促

18、使從索引7即RomB最左邊的字索引，開始讀取值。如果只加載存儲器的一部分，值域可以在$readmemb方法中顯式定義。例如：,在這種情況下，值被讀入存儲器指定的地址。,當(dāng)只定義開始值時，連續(xù)讀取直至到達(dá)存儲器右端索引邊界。例如：,3. Integer寄存器類型,整數(shù)寄存器包含整數(shù)值。整數(shù)寄存器可以作為普通寄存器使用，典型應(yīng)用為高層次行為建模。使用整數(shù)型說明形式如下：,msb和lsb是定義整數(shù)數(shù)組界限的常量表達(dá)式，數(shù)組界限的定義是可選的。注意容許無位界限的情況。一個整數(shù)最少容納32位。但是具體實現(xiàn)可提供更多的位。下面是整數(shù)說明的實例。,一個整數(shù)型寄存器可存儲有符號數(shù)，并且算術(shù)操作符提供2的補(bǔ)碼運(yùn)算結(jié)果。,整數(shù)不能作為位向量訪問。例如，對于上面的整數(shù)B的說明，B6和B20:10是非法的一種截取位值的方法是將整數(shù)賦值給一般的re g類型變量，然后從中選取相應(yīng)的位，如下所示：,上例說明了如何通過簡單的賦值將整數(shù)轉(zhuǎn)換為位向量。類型轉(zhuǎn)換自動完成，不必使用特定的函數(shù)。從位向量到整數(shù)的轉(zhuǎn)換也可以通過賦值完成。例如:,注意賦值總是從最右端的位向最左邊的位進(jìn)行；任何多余的位被截斷。,4. time類型,time類型的寄存器用于存儲和處理時間。time類型的寄存器使用下述方式加以說明。,msb和lsb是表