ARM9嵌入式系統(tǒng)設(shè)計基礎(chǔ)課后答案全解

1、.*第一章1. 簡述嵌入式的定義以應(yīng)用為中心、以計算機技術(shù)為基礎(chǔ)，軟件硬件可裁剪，適應(yīng)應(yīng)用系統(tǒng)對功能、可靠性、成本、體積、功耗嚴格要求的專用計算機系統(tǒng)。2. 舉例說明嵌入式系統(tǒng)的“嵌入性”、“專用性”、“計算機系統(tǒng)”的基本特征。按照嵌入式系統(tǒng)的定義，嵌入式系統(tǒng)有3個基本特點，即“嵌入性”、“專用性”與“計算機”?！扒度胄浴庇稍缙谖⑿蜋C時代的嵌入式計算機應(yīng)用而來，專指計算機嵌入到對象體系中，實現(xiàn)對象體系的智能控制。當(dāng)嵌入式系統(tǒng)變成一個獨立應(yīng)用產(chǎn)品時，可將嵌入性理解為內(nèi)部嵌有微處理器或計算機。“計算機”是對象系統(tǒng)智能化控制的根本保證。隨著單片機向MCU、SoC發(fā)展，片內(nèi)計算機外圍電路、接口電路、控

2、制單元日益增多，“專用計算機系統(tǒng)”演變成為“內(nèi)含微處理器”的現(xiàn)代電子系統(tǒng)。與傳統(tǒng)的電子系統(tǒng)相比較，現(xiàn)代電子系統(tǒng)由于內(nèi)含微處理器，能實現(xiàn)對象系統(tǒng)的計算機智能化控制能力?！皩Ｓ眯浴笔侵冈跐M足對象控制要求及環(huán)境要求下的軟硬件裁剪性。嵌入式系統(tǒng)的軟、硬件配置必須依據(jù)嵌入對象的要求，設(shè)計成專用的嵌入式應(yīng)用系統(tǒng)。3. 簡述嵌入式系統(tǒng)發(fā)展各階段的特點。（1）無操作系統(tǒng)階段：使用簡便、價格低廉；（2）簡單操作系統(tǒng)階段：初步具有了一定的兼容性和擴展性，內(nèi)核精巧且效率高，大大縮短了開發(fā)周期，提高了開發(fā)效率。（3）實時操作系統(tǒng)階段：系統(tǒng)能夠運行在各種不同類型的微處理器上，具備了文件和目錄管理、設(shè)備管理、多任務(wù)、網(wǎng)絡(luò)

3、、圖形用戶界面Graphic User Interface，GUI）等功能，并提供了大量的應(yīng)用程序接口Application Programming Interface，API），從而使應(yīng)用軟件的開發(fā)變得更加簡單。（4）面向Internet階段：進入21世紀，Internet技術(shù)與信息家電、工業(yè)控制技術(shù)等的結(jié)合日益緊密，嵌入式技術(shù)與Internet技術(shù)的結(jié)合正在推動著嵌入式系統(tǒng)的飛速發(fā)展4. 簡述嵌入式系統(tǒng)的發(fā)展趨勢。（1）新的微處理器層出不窮，精簡系統(tǒng)內(nèi)核，優(yōu)化關(guān)鍵算法，降低功耗和軟硬件成本。（2）Linux、Windows CE、Palm OS等嵌入式操作系統(tǒng)迅速發(fā)展。（3）嵌入式系統(tǒng)的開

4、發(fā)成了一項系統(tǒng)工程，開發(fā)廠商不僅要提供嵌入式軟硬件系統(tǒng)本身，同時還要提供強大的硬件開發(fā)工具和軟件支持包。5.簡述SOC和IP核的區(qū)別。SOC是指在單芯片上集成數(shù)字信號處理器、微控制器、存儲器、數(shù)據(jù)轉(zhuǎn)換器、接口電路等電路模塊，可以直接實現(xiàn)信號采集、轉(zhuǎn)換、存儲、處理等功能。IP核是指具有知識產(chǎn)權(quán)的、功能具體、接口規(guī)范、可在多個集成電路設(shè)計中重復(fù)使用的功能模塊，是實現(xiàn)系統(tǒng)芯片（SOC）的基本構(gòu)件。 6. 簡述嵌入式計算機系統(tǒng)硬件層的組成和功能。硬件層中包含嵌入式微處理器、存儲器（SDRAM、ROM、Flash等）、通用設(shè)備接口和I/O接口（A/D、D/A、I/O等）。（1）嵌入式微處理器是嵌入式系統(tǒng)

5、硬件層的核心，嵌入式微處理器將通用CPU中許多由板卡完成的任務(wù)集成到芯片內(nèi)部，從而有利于系統(tǒng)設(shè)計趨于小型化、高效率和高可靠性（2）嵌入式系統(tǒng)的存儲器包含Cache、主存儲器和輔助存儲器，用來存放和執(zhí)行代碼。（3）與外界交互所需要的通用設(shè)備接口7. 簡述cache的功能與分類。（1）Cache是一種位于主存儲器和嵌入式微處理器內(nèi)核之間的快速存儲器陣列，存放的是最近一段時間微處理器使用最多的程序代碼和數(shù)據(jù)。在需要進行數(shù)據(jù)讀取操作時，微處理器盡可能的從Cache中讀 取數(shù)據(jù)，而不是從主存中讀取，減小存儲器（如主存和輔助存儲器）給微處理器內(nèi)核造成的存儲器訪問瓶頸，提高微處理器和主存之間的數(shù)據(jù)傳輸速率，

6、使處理速度更快，實時性更強（2）Cache一般集成在嵌入式微處理器內(nèi)，可分為數(shù)據(jù)Cache、指令Cache或混合Cache，Cache的存儲容量大小依不同處理器而定。8. 簡述嵌入式計算機系統(tǒng)中間層的組成和功能。中間層也稱為硬件抽象層（Hardware Abstract Layer，HAL）或板級支持包（Board Support Package，BSP），位于硬件層和軟件層之間，將系統(tǒng)上層軟件與底層硬件分離開來。BSP作為上層軟件與硬件平臺之間的接口，需要為操作系統(tǒng)提供操作和控制具體硬件的方法。不同的操作系統(tǒng)具有各自的軟件層次結(jié)構(gòu)，BSP需要為不同的操作系統(tǒng)提供特定的硬件接口形式。BSP使上

7、層軟件開發(fā)人員無需關(guān)心底層硬件的具體情況，根據(jù)BSP層提供的接口即可進行開發(fā)。BSP是一個介于操作系統(tǒng)和底層硬件之間的軟件層次，包括了系統(tǒng)中大部分與硬件聯(lián)系緊密的軟件模塊。BSP一般包含相關(guān)底層硬件的初始化、數(shù)據(jù)的輸入輸出操作和硬件設(shè)備的配置等功能。9.簡述嵌入式計算機系統(tǒng)系統(tǒng)軟件層的組成和功能。系統(tǒng)軟件層通常包含有實時多任務(wù)操作系統(tǒng)（Real-time Operation System，RTOS）、文件系統(tǒng)、圖形用戶接口（Graphic User Interface，GUI）、網(wǎng)絡(luò)系統(tǒng)及通用組件模塊組成。（1）嵌入式操作系統(tǒng)（Embedded Operating System，EOS）EOS

8、負責(zé)嵌入式系統(tǒng)的軟件、硬件的資源分配、任務(wù)調(diào)度，控制協(xié)調(diào)。（2）文件系統(tǒng)嵌入式文件系統(tǒng)與通用操作系統(tǒng)的文件系統(tǒng)不完全相同，主要提供文件存儲、檢索和更新等功能，一般不提供保護和加密等安全機制。(3）圖形用戶接口（GUI）GUI使用戶可以通過窗口、菜單、按鍵等方式來方便地操作計算機或者嵌入式系統(tǒng)。10. 簡述RTOS的定義與特點。RTOS是指能夠在指定或者確定的時間內(nèi)完成系統(tǒng)功能和對外部或內(nèi)部、同步或異步時間做出響應(yīng)的系統(tǒng)，系統(tǒng)能夠處理和存儲控制系統(tǒng)所需要的大量數(shù)據(jù)。特點：（1）約束性RTOS任務(wù)的約束包括時間約束、資源約束、執(zhí)行順序約束和性能約束。（2）可預(yù)測性可預(yù)測性是指RTOS完成實時任務(wù)所

9、需要的執(zhí)行時間應(yīng)是可知的。（3）可靠性（4）交互性11. 常用的RTOS調(diào)度技術(shù)有哪些？各有什么特點？（1）搶占式調(diào)度和非搶占式調(diào)度搶占式調(diào)度通常是優(yōu)先級驅(qū)動的調(diào)度。每個任務(wù)都有優(yōu)先級，任何時候具有最高優(yōu)先級且已啟動的任務(wù)先執(zhí)行。搶占式調(diào)度實時性好、反應(yīng)快，調(diào)度算法相對簡單，可優(yōu)先保證高優(yōu)先級任務(wù)的時間約束，其缺點是上下文切換多。而非搶占式調(diào)度是指不允許任務(wù)在執(zhí)行期間被中斷，任務(wù)一旦占用微處理器就必須執(zhí)行完畢或自愿放棄，其優(yōu)點是上下文切換少，缺點是微處理器有效資源利用率低，可調(diào)度性不好。(2）靜態(tài)表驅(qū)動策略和優(yōu)先級驅(qū)動策略靜態(tài)表驅(qū)動策略是一種離線調(diào)度策略，指在系統(tǒng)運行前根據(jù)各任務(wù)的時間約束及關(guān)

10、聯(lián)關(guān)系，采用某種搜索策略生成一張運行時刻表。在系統(tǒng)運行時，調(diào)度器只需根據(jù)這張時刻表啟動相應(yīng)的任務(wù)即可。優(yōu)先級驅(qū)動策略指按照任務(wù)優(yōu)先級的高低確定任務(wù)的執(zhí)行順序。優(yōu)先級驅(qū)動策略又分為靜態(tài)優(yōu)先級調(diào)度策略和動態(tài)優(yōu)先級調(diào)度策略。靜態(tài)優(yōu)先級調(diào)度是指任務(wù)的優(yōu)先級分配好之后，在任務(wù)的運行過程中，優(yōu)先級不會發(fā)生改變。靜態(tài)優(yōu)先級調(diào)度又稱為固定優(yōu)先級調(diào)度。動態(tài)優(yōu)先級調(diào)度是指任務(wù)的優(yōu)先級可以隨著時間或系統(tǒng)狀態(tài)的變化而發(fā)生變化。12. 馮諾依曼結(jié)構(gòu)與哈佛結(jié)構(gòu)各有什么特點？（1）哈佛結(jié)構(gòu)的主要特點是將程序和數(shù)據(jù)存儲在不同的存儲空間中，即程序存儲器和數(shù)據(jù)存儲器是兩個相互獨立的存儲器，每個存儲器獨立編址、獨立訪問。（2）馮諾

11、依曼結(jié)構(gòu)的計算機由CPU和存儲器構(gòu)成，其程序和數(shù)據(jù)共用一個存儲空間，程序指令存儲地址和數(shù)據(jù)存儲地址指向同一個存儲器的不同物理位置；采用單一的地址及數(shù)據(jù)總線，程序指令和數(shù)據(jù)的寬度相同。程序計數(shù)器（PC）是CPU內(nèi)部指示指令和數(shù)據(jù)的存儲位置的寄存器13. RISC架構(gòu)與CISC架構(gòu)相比有什么優(yōu)點？復(fù)雜指令集計算機（Complex Instruction Set Computer，CISC）；精簡指令集計算機（Reduced Instruction Set Computer，RISC）RISC優(yōu)點:(1)結(jié)構(gòu)更加簡單合理，從而提高運算效率;(2)優(yōu)先選取使用頻率最高的、很有用但不復(fù)雜的指令，避免使用

12、復(fù)雜指令;(3)固定指令長度，減少指令格式和尋址方式種類；(4) 指令之間各字段的劃分比較一致，各字段的功能也比較規(guī)整；(5)采用Load/Store指令訪問存儲器，其余指令的操作都在寄存器之間進行；(6)增加CPU中通用寄存器數(shù)量，算術(shù)邏輯運算指令的操作數(shù)都在通用寄存器中存取；(7)大部分指令控制在一個或小于一個機器周期內(nèi)完成；(8)以硬布線控制邏輯為主，不用或少用微碼控制；(9)采用高級語言編程，重視編譯優(yōu)化工作，以減少程序執(zhí)行時間。14. 簡述流水線技術(shù)的基本概念。流水線技術(shù)的基本概念是將一個重復(fù)的時序分解成若干個子過程，而每一個子過程都可有效地在其專用功能段上與其他子過程同時執(zhí)行。15

13、. 試說明指令流水線的執(zhí)行過程。在流水線技術(shù)中，流水線要求可分成若干相互聯(lián)系的子過程，實現(xiàn)子過程的功能所需時間盡可能相等。形成流水處理，需要一段準備時間。指令流發(fā)生不能順序執(zhí)行時，會使流水線過程中斷，再形成流水線過程則需要時間。（執(zhí)行、取操作數(shù)、指令譯碼、取指令）16. 大端存儲法與小端存儲法有什么不同？對存儲數(shù)據(jù)有什么要求與影響？ 小端：較高的有效字節(jié)存放在較高的的存儲器地址，較低的有效字節(jié)存放在較低的存儲器地址。大端：較高的有效字節(jié)存放在較低的存儲器地址，較低的有效字節(jié)存放在較高的存儲器地址。第二章1、ARM微處理器的特點A 體積小、低功耗、低成本、高性能；B 支持Thumb(16位)/A

14、RM（犯位）雙指令集，能很好地兼容8位/16位器件；C 大量使用寄存器，指令執(zhí)行速度更快；D 大多數(shù)數(shù)據(jù)操作都在寄存器中完成；E 尋址方式靈活簡單、執(zhí)行效率高。2、畫出ARM體系結(jié)構(gòu)方框圖，并說明各部分功能（23）1ALUARM體系結(jié)構(gòu)的ALU與常用的ALU邏輯結(jié)構(gòu)基本相同，由兩個操作數(shù)鎖存器、加法器、邏輯功能、結(jié)果及零檢測邏輯構(gòu)成。ALU的最小數(shù)據(jù)通路周期包含寄存器讀時間、移位器延遲、ALU延遲、寄存器寫建立時間、雙相時鐘間非重疊時間等幾部分。2桶形移位寄存器ARM采用了3232位桶形移位寄存器，左移右移n位、環(huán)移n位和算術(shù)右移n位等都可以一次完成，可以有效的減少移位的延遲時間。在桶形移位寄

15、存器中，所有的輸入端通過交叉開關(guān)（Crossbar）與所有的輸出端相連。交叉開關(guān)采用NMOS晶體管來實現(xiàn)。3高速乘法器ARM為了提高運算速度，采用兩位乘法的方法，2位乘法可根據(jù)乘數(shù)的2位來實現(xiàn)“加移位”運算。ARM的高速乘法器采用328位的結(jié)構(gòu)，完成322位乘法也只需5個時鐘周期4浮點部件在ARM體系結(jié)構(gòu)中，浮點部件作為選件可根據(jù)需要選用，F(xiàn)PA10浮點加速器以協(xié)處理器方式與ARM相連，并通過協(xié)處理器指令的解釋來執(zhí)行。浮點的Load/Store指令使用頻度要達到67，故FPA10內(nèi)部也采用Load/Store結(jié)構(gòu)，有8個80位浮點寄存器組，指令執(zhí)行也采用流水線結(jié)構(gòu)。5控制器ARM的控制器采用硬

16、接線的可編程邏輯陣列PLA，其輸入端有14根、輸出端有40根，分散控制Load/Store多路、乘法器、協(xié)處理器以及地址、寄存器ALU和移位器。6寄存器ARM內(nèi)含37個寄存器，包括31個通用32位寄存器和6個狀態(tài)寄存器7、分析ARM11的內(nèi)核結(jié)構(gòu)（P26）8、分析cortex-M4處理器內(nèi)部結(jié)構(gòu)(P33)14、 ARM微處理器支持哪幾種運行模式？各運行模式有什么特點？ 答：1)用戶模式：ARM處理器正常程序執(zhí)行模式; 2)快速中斷模式：用于高速數(shù)據(jù)傳輸或通道處理; 3)外部中斷模式：用于通用的中斷處理; 4)管理模式：操作系統(tǒng)使用的保護模式; 5)數(shù)據(jù)訪問終止模式：當(dāng)數(shù)據(jù)或指令預(yù)取終止時進入該

17、模式，可用于虛擬存儲及存儲保護; 6)系統(tǒng)模式：運行具有特權(quán)的操作系統(tǒng)任務(wù); 7)未定義指令中止模式：當(dāng)未定義的指令執(zhí)行時進入該模式，可用于支持硬件協(xié)處理器的軟件仿真。15、 RM微處理器有哪幾種工作狀態(tài)？各工作狀態(tài)有什么特點答：ARM處理器有32位ARM和16位Thumb兩種工作狀態(tài)。在32位ARM狀態(tài)下執(zhí)行字對齊的ARM指在16位Thumb狀態(tài)下執(zhí)行半字對齊的Thumb指令。16、 試分析ARM寄存器組織結(jié)構(gòu)圖，并說明寄存器分組與功能。 答：1通用寄存器 通用寄存器（R0R15）可分成不分組寄存器R0R7、分組寄存器R8R14和程序計數(shù)器R15 三類。（1）不分組寄存器R0R7 不分組寄存

18、器R0R7是真正的通用寄存器，可以工作在所有的處理器模式下，沒有隱含的特殊用途。（2） 分組寄存器R8R14 分組寄存器R8R14取決于當(dāng)前的處理器模式，每種模式有專用的分組寄存器用于快速異常處理（3）程序計數(shù)器R15 讀程序計數(shù)器：讀PC主要用于快速地對臨近的指令和數(shù)據(jù)進行位置無關(guān)尋址，包括程序中的位置無關(guān)轉(zhuǎn)移。寫程序計數(shù)器：寫R15的通常結(jié)果是將寫到R15中的值作為指令地址，并以此地址發(fā)生轉(zhuǎn)移。2程序狀態(tài)寄存器寄存器R16用作程序狀態(tài)寄存器CPSR（當(dāng)前程序狀態(tài)寄存器）。在所有處理器模式下都可以訪問CPSR。17、 簡述程序狀態(tài)寄存器的位功能（1）條件碼標志N、Z、C、V（Negative

19、、Zero、Carry、oVerflow）均為條件碼標志位（Condition Code Flags），它們的內(nèi)容可被算術(shù)或邏輯運算的結(jié)果所改變，并且可以決定某條指令是否被執(zhí)行。CPSR中的條件碼標志可由大多數(shù)指令檢測以決定指令是否執(zhí)行。在ARM狀態(tài)下，絕大多數(shù)的指令都是有條件執(zhí)行的。在Thumb狀態(tài)下，僅有分支指令是有條件執(zhí)行的。通常條件碼標志通過執(zhí)行比較指令（CMN、CMP、TEQ、TST）、一些算術(shù)運算、邏輯運算和傳送指令進行修改。條件碼標志的通常含義如下： N：如果結(jié)果是帶符號二進制補碼，那么，若結(jié)果為負數(shù)，則N=1；若結(jié)果為正數(shù)或0，則N0。 Z：若指令的結(jié)果為0，則置1（通常表示比

20、較的結(jié)果為“相等”），否則置0。 C：可用如下4種方法之一設(shè)置： 一加法（包括比較指令CMN）。若加法產(chǎn)生進位（即無符號溢出），則C置1；否則置0。 一減法（包括比較指令CMP）。若減法產(chǎn)生借位（即無符號溢出），則C置0；否則置1。 一對于結(jié)合移位操作的非加法減法指令，C置為移出值的最后1位。 一對于其他非加法減法指令，C通常不改變。 V：可用如下兩種方法設(shè)置，即 一對于加法或減法指令，當(dāng)發(fā)生帶符號溢出時，V置1，認為操作數(shù)和結(jié)果是補碼形式的帶符號整數(shù)。 一對于非加法減法指令，V通常不改變。 （3）控制位 程序狀態(tài)寄存器PSR（Program Status Register）的最低8位I、F、

21、T和M4：0用作控制位。當(dāng)異常出現(xiàn)時改變控制位。處理器在特 權(quán)模式下時也可由軟件改變。n a中斷禁止位 I：置1，則禁止IRQ中斷； F：置1，則禁止FIQ中斷。n bT位 T=0 指示ARM執(zhí)行； T=1 指示Thumb執(zhí)行。n c模式控制位 M4、M3、M2、Ml和M0（M4:0）是模式位，決定處理器的工作模式。20、ARM體系結(jié)構(gòu)支持幾種類型的異常，并說明其異常處理模式和優(yōu)先級狀態(tài)？ 答，支持7種類型的異常異常處理過程：（進入異常）PCLR，CPRSSPSR，設(shè)置CPSR的運行模式位，跳轉(zhuǎn)到相應(yīng)的異常處理程序，（異常返回）LRPC，SPSRCPSR，若在進入異常處理時設(shè)置中斷禁止位，要在

22、此清楚，復(fù)位異常處理程序不需要返回。Reset數(shù)據(jù)中指快速中斷請求（）中斷請求（IRQ）指令預(yù)取中止未定義指令和軟件中止。、21、簡述異常類型的含義n （1）復(fù)位n 當(dāng)處理器的復(fù)位電平有效時，產(chǎn)生復(fù)位異常，ARM處理器立刻停止執(zhí)行當(dāng)前指令。復(fù)位后，ARM處理器在禁止中斷的管理模式下，程序跳轉(zhuǎn)到復(fù)位異常處理程序處執(zhí)行（從地址0x00000000或0xFFFF0000開始執(zhí)行指令）。n （2）未定義指令異常n 當(dāng)ARM處理器或協(xié)處理器遇到不能處理的指令時，產(chǎn)生未定義指令異常。當(dāng)ARM處理器執(zhí)行協(xié)處理器指令時，它必須等待任一外部協(xié)處理器應(yīng)答后，才能真正執(zhí)行這條指令。若協(xié)處理器沒有響應(yīng)，就會出現(xiàn)未定義

23、指令異常。若試圖執(zhí)行未定義的指令，也會出現(xiàn)未定義指令異常。未定義指令異常可用于在沒有物理協(xié)處理器（硬件）的系統(tǒng)上，對協(xié)處理器進行軟件仿真，或在軟件仿真時進行指令擴展。n （3）軟件中斷異常（SoftWare Interrupt，SWI）n 軟件中斷異常由執(zhí)行SWI指令產(chǎn)生，可使用該異常機制實現(xiàn)系統(tǒng)功能調(diào)用，用于用戶模式下的程序調(diào)用特權(quán)操作指令，以請求特定的管理（操作系統(tǒng)）函數(shù)。n （4）指令預(yù)取中止n 若處理器預(yù)取指令的地址不存在，或該地址不允許當(dāng)前指令訪問，存儲器會向處理器發(fā)出存儲器中止（Abort）信號，但當(dāng)預(yù)取的指令被執(zhí)行時，才會產(chǎn)生指令預(yù)取中止異常。n （5）數(shù)據(jù)中止（數(shù)據(jù)訪問存儲器中

24、止）n 若處理器數(shù)據(jù)訪問指令的地址不存在，或該地址不允許當(dāng)前指令訪問時，產(chǎn)生數(shù)據(jù)中止異常。存儲器系統(tǒng)發(fā)出存儲器中止信號。響應(yīng)數(shù)據(jù)訪問（加載或存儲）激活中止，標記數(shù)據(jù)為無效。在后面的任何指令或異常改變CPU狀態(tài)之前，數(shù)據(jù)中止異常發(fā)生。n （6）外部中斷請求（IRQ）異常n 當(dāng)處理器的外部中斷請求引腳有效，且CPSR中的I位為0時，產(chǎn)生IRQ異常。系統(tǒng)的外設(shè)可通過該異常請求中斷服務(wù)。IRQ異常的優(yōu)先級比FIQ異常的低。當(dāng)進入FIQ處理時，會屏蔽掉IRQ異常。n （7）快速中斷請求（FIQ）異常n 當(dāng)處理器的快速中斷請求引腳有效，且CPSR中的F位為0時，產(chǎn)生FIQ異常。FIQ支持數(shù)據(jù)傳送和通道處理

25、，并有足夠的私有寄存器。22、簡述ARM微處理器處理異常的操作過程。1、將下一條指令的地址存入相應(yīng)連接寄存器LR，以便程序在處理異常返回時能從正確的位置重新開始執(zhí)行。若異常是從ARM狀態(tài)進入，LR寄存器中保存的是下一條指令的地址（當(dāng)前PC4或PC8，與異常的類型有關(guān)）；若異常是從Thumb狀態(tài)進入，則在LR寄存器中保存當(dāng)前PC的偏移量，這樣，異常處理程序就不需要確定異常是從何種狀態(tài)進入的。例如：在軟件中斷異常SWI，指令 MOV PC，R14_svc總是返回到下一條指令，不管SWI是在ARM狀態(tài)執(zhí)行，還是在Thumb狀態(tài)執(zhí)行。 2、將CPSR復(fù)制到相應(yīng)的SPSR中。 3、根據(jù)異常類型，強制設(shè)置

26、CPSR的運行模式位。 4、 強制PC從相關(guān)的異常向量地址取下一條指令執(zhí)行，從而跳轉(zhuǎn)到相應(yīng)的異常處理程序處。24、說明存儲器映射I/O的特點。I/O口使用特定的存儲器地址，當(dāng)從這些地址加載（用于輸入）或向這些地址存儲（用于輸出）時，完成I/O功能。加載和存儲也可用于執(zhí)行控制功能，代替或者附加到正常的輸入或輸出功能。然而，存儲器映射I/O位置的行為通常不同于對一個正常存儲器位置所期望的行為。例如，從一個正常存儲器位置兩次連續(xù)的加載，每次返回的值相同。而對于存儲器映射I/O位置，第2次加載的返回值可以不同于第1次加載的返回值43、 簡述ARM AMBA接口結(jié)構(gòu)與功能。AMBA有AHB（Advanc

27、ed High-performance Bus，先進高性能總線）、ASB（Advanced System Bus，先進系統(tǒng)總線）和APB（Advanced Peripheral Bus，先進外圍總線）等三類總線。n ASB是目前ARM常用的系統(tǒng)總線，用來連接高性能系統(tǒng)模塊，支持突發(fā)（Burst）方式數(shù)據(jù)傳送。n AHB不但支持突發(fā)方式的數(shù)據(jù)傳送，還支持分離式總線事務(wù)處理，以進一步提高總線的利用效率。特別在高性能的ARM架構(gòu)系統(tǒng)中，AHB有逐步取代ASB的趨勢，例如在ARM1020E處理器核中。n APB為外圍宏單元提供了簡單的接口，也可以把APB看作ASB的余部。n AMBA通過測試接口控制器

28、TIC（Test Interface Controller）提供了模塊測試的途徑，允許外部測試者作為ASB總線的主設(shè)備來分別測試AMBA上的各個模塊。n AMBA中的宏單元也可以通過JTAG方式進行測試。雖然AMBA的測試方式通用性稍差些，但其通過并行口的測試比JTAG的測試代價也要低些。44. 簡述ARM JTAG調(diào)試接口結(jié)構(gòu)、電路與功能。ARM JTAG調(diào)試接口的結(jié)構(gòu)如圖2.7.2所示。它由測試訪問端口TAP（Test Access Port）控制器、旁路（Bypass）寄存器、指令寄存器、數(shù)據(jù)寄存器以及與JTAG接口兼容的ARM架構(gòu)處理器組成。處理器的每個引腳都有一個移位寄存單元（邊界掃

29、描單元（BSC，Boundary Scan Cell），它將JTAG電路與處理器核邏輯電路聯(lián)系起來，同時，隔離了處理器核邏輯電路與芯片引腳。所有邊界掃描單元構(gòu)成了邊界掃描寄存器BSR，該寄存器電路僅在進行JTAG測試時有效，在處理器核正常工作時無效。（1）JTAG的控制寄存器測試訪問端口TAP控制器對嵌入在ARM處理器核內(nèi)部的測試功能電路進行訪問控制，是一個同步狀態(tài)機。通過測試模式選擇TMS和時鐘信號TCK來控制其狀態(tài)轉(zhuǎn)移，實現(xiàn)IEEE1149.1標準所確定的測試邏輯電路的工作時序。指令寄存器是串行移位寄存器，通過它可以串行輸入執(zhí)行各種操作的指令。數(shù)據(jù)寄存器組是一組串行移位寄存器。操作指令被串

30、行裝入由當(dāng)前指令所選擇的數(shù)據(jù)寄存器，隨著操作的進行，測試結(jié)果被串行移出第三章2 簡述S3C2410A存儲器控制器的特性。 特性： 支持小大端（通過軟件選擇）。 地址空間：每個bank有128 MB（總共有8個bank，共1 GB）。 除bank0只能是16/32位寬之外，其他bank都具有可編程的訪問位寬（8/16/32位）。 總共有8個存儲器bank（bank0bank7）： 一其中6個用于ROM，SRAM等； 一剩下2個用于ROM，SRAM，SDRAM等。 7個固定的存儲器bank（bank0bank6）起始地址。 最后一個bank（bank7）的起始地址是可調(diào)整的。 最后兩個bank（b

31、ank6和bank7）的大小是可編程的。 所有存儲器bank的訪問周期都是可編程的。 總線訪問周期可以通過插入外部等待來擴展。 支持SDRAM的自刷新和掉電模式。3 畫出S3C2410A復(fù)位后的存儲器映射圖，并分析不同存儲器的地址范圍。 （P69-70） S3C2410A復(fù)位后，存儲器的映射情況如圖3.2.1所示，bank6和bank7對應(yīng)不同大小存儲器時的地址范圍參見表3.2.1。 4 試分析復(fù)位電路的工作過程。 工作過程：在系統(tǒng)上電時，通過電阻R108向電容C162充電，當(dāng)C162兩端的電壓未達到高電平的門限電壓時，RESET端輸出為高電平，系統(tǒng)處于復(fù)位狀態(tài)；當(dāng)C162兩端的電壓達到高電平

32、的門限電壓時，RESET端輸出為低電平，系統(tǒng)進入正常工作狀態(tài)。當(dāng)用戶按下按鈕RESET時，C162兩端的電荷被放掉，RESET端輸出為高電平，系統(tǒng)進入復(fù)位狀態(tài)，再重復(fù)以上的充電過程，系統(tǒng)進入正常工作狀態(tài)。6 簡述S3C2410A時鐘電路的特點。特點：產(chǎn)生CPU所需的FCLK時鐘信號。AHB總線外圍設(shè)備所需的HCLK時鐘信號，以及APB總線外圍設(shè)備所需的PCLK時鐘信號。微處理器的主時鐘可以由外部時鐘源提供，也可以由外部振蕩器提供。 OM3:2=00時，MPLL和UPLL的時鐘均選擇外部晶體振蕩器； OM3:2=0l時，MPLL的時鐘選擇外部晶體振蕩器；UPLL選擇外部時鐘源 OM3:2=10時

33、，MPLL的時鐘選擇外部時鐘源；UPLL選擇外部晶體振蕩器； OM3:2=11時，MPLL和UPLL的時鐘均選擇外部時鐘源。7 S3C2410A的電源管理模塊具有哪幾種工作模式？各有什么特點？ 正常模式：在這個模式，由于所有外圍設(shè)備都處于開啟狀態(tài)，因此功耗達到最大。若不需要定時器，那么用戶可以斷開定時器的時鐘，以降低功耗慢速模式：稱無PLL模式，在慢速模式不使用PLL，而使用外部時鐘（XTIPLL或EXTCLK）直接作為S3C2410A中的FCLK。在這種模式下，功耗大小僅取決外部時鐘的頻率，功耗與PLL無關(guān)?？臻e模式：電源管理模塊只斷開CPU內(nèi)核的時鐘（FCLK），但仍為所有其他外圍設(shè)備提供

34、時鐘?？臻e模式降低了由CPU內(nèi)核產(chǎn)生的功耗。任何中斷請求可以從空閑模式喚醒CPU。掉電模式：電源管理模塊斷開內(nèi)部電源。除喚醒邏輯以外，CPU和內(nèi)部邏輯都不會產(chǎn)生功耗。激活掉電模式需要兩個獨立的電源，一個電源為喚醒邏輯供電；另一個為包括CPU在內(nèi)的其他內(nèi)部邏輯供電，并且這個電源開關(guān)可以控制。在掉電模式下，為CPU和內(nèi)部邏輯供電的第二個電源將關(guān)斷。通過EINT15:0或RTC報警中斷可以從掉電模式喚醒S3C2410A。13 S3C2410A與配置I/O口相關(guān)的寄存器有哪些？各自具有什么功能？ 15 簡述ARM系統(tǒng)中的中斷處理過程。 處理過程：（1）保存現(xiàn)場。(2）模式切換。（3）獲取中斷服務(wù)子程序

35、地址。(4）多個中斷請求處理。（5）中斷返回，恢復(fù)現(xiàn)場。17 試按功能對S3C2410A的中斷源進行分類。19 簡述采用DMA方式進行數(shù)據(jù)傳輸?shù)倪^程。過程：（1）外設(shè)向DMA控制器發(fā)出DMA請求。（2）DMA控制器向CPU發(fā)出總線請求信號。（3）CPU執(zhí)行完現(xiàn)行的總線周期后，向DMA控制器發(fā)出響應(yīng)請求的回答信號。（4）CPU將控制總線、地址總線及數(shù)據(jù)總線讓出，由DMA控制器進行控制。（5）DMA控制器向外部設(shè)備發(fā)出DMA請求回答信號。（6）進行DMA傳送。（7）數(shù)據(jù)傳送完畢，DMA控制器通過中斷請求線發(fā)出中斷信號。CPU在接收到中斷信號后，轉(zhuǎn)人中斷處理程序進行后續(xù)處理。（8）中斷處理結(jié)束后，C

36、PU返回到被中斷的程序繼續(xù)執(zhí)行。CPU重新獲得總線控制權(quán)。20 簡述S3C2410A的DMA控制器功能。 S3C2410A有4個DMA控制器。每個DMA控制器可以處理以下4種情況：（1）源和目的都在系統(tǒng)總線上；（2）源在系統(tǒng)總線上，目的在外圍總線上；（3）源在外圍總線上，目的在系統(tǒng)總線上；（4）源和目的都在外圍總線上。S3C2410A每個DMA通道有9個控制寄存器，4個通道共有36個寄存器。每個DMA通道的9個控制寄存器中有6個用于控制DMA傳輸，另外3個用于監(jiān)控DMA控制器的狀態(tài)。21 S3C2410A的DMA通道有幾個控制寄存器？各自具有什么功能？ （1）DMA初始化源寄存器（DISRC）

37、DMA初始化源寄存器（DISRC）用于存放要傳輸?shù)脑磾?shù)據(jù)的起始地址。（2）DMA初始化源控制寄存器（DISRCC）DMA初始化源控制寄存器（DISRCC）用于控制源數(shù)據(jù)在AHB總線還是APB總線上并控制地址增長方式 3）DMA初始化目標地址寄存器（DIDST），DMA初始化目標地址寄存器（DIDST）用于存放傳輸目標的起始地址。（4）DMA初始化目標控制寄存器（DIDSTC）DMA初始化目標控制寄存器（DIDSTC）用于控制目標位于AHB總線還是APB總線上，并控制地址增長方式。（5）DMA控制寄存器（DCON）有4個DMA控制寄存器（DCON）（DCON0DCON3）（6）DMA狀態(tài)寄存器（

38、DSTAT） DMA狀態(tài)寄存器（DSTAT）保存DMA0DMA3計數(shù)寄存器狀態(tài)。（7）DMA當(dāng)前源寄存器（DCSRC）DMA當(dāng)前源寄存器（DCSRC）用于保存DMAn的當(dāng)前源地址。n的當(dāng)前目標地址。（8）DMA當(dāng)前目標寄存器（DCDST）DMA當(dāng)前目標寄存器（DCDST）用于保存DMAn的當(dāng)前目標地址。（9）DMA屏蔽觸發(fā)寄存器（DMASKTRIG）DMA屏蔽觸發(fā)寄存器（DMASKTRIG）控制DMA0DMA3觸發(fā)狀態(tài)。第四章1、 簡述存儲器系統(tǒng)層次結(jié)構(gòu)及特點。 層次結(jié)構(gòu)：組成為6個層次的金字塔形的層次結(jié)構(gòu)，特點：上面一層的存儲器作為下一層存儲器的高速緩存。2、 簡述cache的分類與功能。

39、Cache可以分為統(tǒng)一cache和獨立的數(shù)據(jù)程序cache。在一個存儲系統(tǒng)中，指令預(yù)取時和數(shù)據(jù)讀寫時使用同一個cache，這時稱系統(tǒng)使用統(tǒng)一的cache。如果在一個存儲系統(tǒng)中，指令預(yù)取時使用的一個cache，數(shù)據(jù)讀寫時使用的另一個cache，各自是獨立的，這時稱系統(tǒng)使用了獨立的cache，用于指令預(yù)取的cache稱為指令cache，用于數(shù)據(jù)讀寫的cache稱為數(shù)據(jù)cache。3、 簡述MMU的功能。 功能： （1）虛擬存儲空間到物理存儲空間的映射。采用了頁式虛擬存儲管理，它把虛擬地址空間分成一個個固定大小的塊，每一塊稱為一頁，把物理內(nèi)存的地址空間也分成同樣大小的頁。MMU實現(xiàn)的就是從虛擬地址到

40、物理地址的轉(zhuǎn)換。（2）存儲器訪問權(quán)限的控制。（3）設(shè)置虛擬存儲空間的緩沖的特性。4、 簡述內(nèi)存映射概念。 MMU（Memory Manage Unit, 存儲管理單元）在CPU和物理內(nèi)存之間進行地址轉(zhuǎn)換，將地址從邏輯空間映射到物理空間，這個轉(zhuǎn)換過程一般稱為內(nèi)存映射。5、 簡述嵌入式系統(tǒng)內(nèi)存段、大頁、小頁、極小頁、域的含義。 段（section）大小為1MB的內(nèi)存塊； 大頁（Large Pages）大小為64KB的內(nèi)存塊；小頁（Small Pages）大小為4KB的內(nèi)存塊； 極小頁（Tiny Pages）大小為1KB的內(nèi)存塊。極小頁只能以1KB大小為單位不能再細分，而大頁和小頁有些情況下可以在進

41、一步的劃分，大頁可以分成大小為16KB的子頁，小頁可以分成大小為1KB的子頁。 MMU中的 域 指的是一些段、大頁或者小頁的集合。每個域的訪問控制特性都是由芯片內(nèi)部的寄存器中的相應(yīng)控制位來控制的。例如在ARM嵌入式系統(tǒng)中，每個域的訪問控制特性都是由CP15中的寄存器C3中的兩位來控制的。6、 簡述在嵌入式系統(tǒng)中I/O操作被映射成存儲器操作的含義。 I/O操作通常被映射成存儲器操作，即輸入輸出是通過存儲器映射的可尋址外圍寄存器和中斷輸入的組合來實現(xiàn)的。I/O的輸出操作可通過存儲器寫入操作實現(xiàn)；I/O的輸入操作可通過存儲器讀取操作實現(xiàn)。這些存儲器映射的I/O空間不滿足cache所要求的特性，不能使

42、用cache技術(shù)，一些嵌入式系統(tǒng)使用存儲器直接訪問（DMA）實現(xiàn)快速存儲。7、 簡述嵌入式系統(tǒng)存儲設(shè)備的分類。存儲器：1按在系統(tǒng)中的地位分類，可分為主存儲器（Main Memory簡稱內(nèi)存或主存）和輔助存儲器（Auxiliary Memory，Secondary Memory，簡稱輔存或外存）。 2按存儲介質(zhì)分類，可分為磁存儲器（Magnetic Memory），半導(dǎo)體存儲器、光存儲器（Optical Memory）及激光光盤存儲器（Laser Optical Disk）。 3按信息存取方式分類，分為隨機存取存儲器（Random Access Memory，RAM）和只讀存儲器（Read On

43、ly Memory，ROM）。8、 簡述存儲器的組織和結(jié)構(gòu)。 存儲器的容量是描述存儲器的最基本參數(shù)。存儲器的表示并不唯一，有不同表示方法，每種有不同的數(shù)據(jù)寬度。在存儲器內(nèi)部，數(shù)據(jù)是存放在二維陣列存儲單元中。陣列以二維的形式存儲，給出的n位地址被分成行地址和列地址（nr十c）。嵌入式存儲器通常由ROM、RAM、EPROM等組成，一般采用存儲密度較大的存儲器芯片，存儲容量與應(yīng)用的軟件大小相匹配。10、 簡述NOR Flash與NAND Flash的區(qū)別。區(qū)別： 1、NOR Flash把整個存儲區(qū)分成若干個扇區(qū)（Sector），而NAND Flash把整個存儲區(qū)分成若干個塊（Block），可以對以塊

44、或扇區(qū)為單位的內(nèi)存單元進行擦寫和再編程。 2、NAND Flash執(zhí)行擦除操作是十分簡單的，而NOR型內(nèi)存則要求在進行擦除前先要將目標塊內(nèi)所有的位都寫為0。 3、由于擦除NOR Flash時是以64128KB為單位的塊進行的，執(zhí)行一個寫入擦除操作的時間為5s，與此相反，擦除NAND Flash是以832KB的塊進行的，執(zhí)行相同的操作最多只需要4ms。 4、NOR Flash的讀速度比NAND Flash稍快一些，NAND Flash的寫入速度比NOR Flash快很多。NAND Flash的隨機讀取能力差，適合大量數(shù)據(jù)的連續(xù)讀取。 5、除了NOR Flash的讀，F(xiàn)lash Memory的其他

45、操作不能像RAM那樣，直接對目標地址進行總線操作。 6、NOR Flash帶有SRAM接口，有足夠的地址引腳來尋址，可以很容易地存取其內(nèi)部的每一個字節(jié)。NAND Flash地址、數(shù)據(jù)和命令共用8位總線/16位總線，每次讀寫都要使用復(fù)雜的I/O接口串行地存取數(shù)據(jù)，8位總線/16位總線用來傳送控制、地址和資料信息。 7、NAND Flash讀和寫操作采用512B的塊，基于NAND的閃存可以取代硬盤或其他塊設(shè)備。 8、NOR Flash容量通常在1 MB8MB之間。而NAND Flash用在8MB以上的產(chǎn)品當(dāng)中。NOR Flash主要應(yīng)用在代碼存儲介質(zhì)中，NAND Flash適用于資料存儲。 9、所

46、有Flash Memory器件存在位交換現(xiàn)象，使用NAND Flash的時候，同時使用EDC/ECC（錯誤探測錯誤糾正）算法，以確保可靠性。 10、NAND Flash中的壞塊是隨機分布的，NAND Flash需要對介質(zhì)進行初始化掃描以發(fā)現(xiàn)壞塊，并將壞塊標記為不可用。 11、應(yīng)用程序可以直接在NOR Flash內(nèi)運行，NOR Flash的傳輸效率很高，但是很低的寫入和擦除速度大大影響了它的性能。NAND Flash結(jié)構(gòu)可以達到高存儲密度，并且寫入和擦除的速度也很快，應(yīng)用NAND Flash的困難在于需要特殊的系統(tǒng)接口。 12、在NOR Flash上運行代碼不需要任何的軟件支持。在NAND Fl

47、ash上進行同樣操作時，通常需要驅(qū)動程序（MTD），NAND Flash和NOR Flash在進行寫入和擦除操作時都需要MTD。11、 簡述Flash存儲器在嵌入式系統(tǒng)中的用途。 Flash memory（閃速存儲器）是嵌入式系統(tǒng)中重要的組成部分，用來存儲程序和數(shù)據(jù)，掉電后數(shù)據(jù)不會丟失。但在使用Flash Memory時，必須根據(jù)其自身特性，對存儲系統(tǒng)進行特殊設(shè)計，以保證系統(tǒng)的性能達到最優(yōu)。12、 簡述CF卡的內(nèi)部結(jié)構(gòu)和工作模式。CF卡有3種工作模式：PC卡ATA I/O模式、PC卡ATA存儲模式和實IDE模式。 結(jié)構(gòu)：15、 簡述S3C2410A NAND Flash控制器的基本特性。特性：

48、 NAND Flash模式：支持讀擦除編程NAND Flash存儲器。 自動啟動模式：復(fù)位后，啟動代碼被傳送到Steppingstone中。傳送完畢后，啟動代碼在Steppingstone中執(zhí)行。 具有硬件ECC產(chǎn)生模塊（硬件生成校驗碼和通過軟件校驗）。 在NAND Flash啟動后，Steppingstone 4KB內(nèi)部SRAM緩沖器可以作為其他用途使用。 NAND Flash控制器不能通過DMA訪問，可以使用LDM/ STM指令來代替DMA操作。16、 分析S3C2410A NAND Flash控制器內(nèi)部結(jié)構(gòu)，并簡述其功能。18、 簡述SDRAM的特點。SDRAM可讀可寫，不具有掉電保持數(shù)

49、據(jù)的特性，但其存取速度大大高于Flash存儲器。在嵌入式系統(tǒng)中，SDRAM主要用做程序的運行空間、數(shù)據(jù)及堆棧區(qū)。當(dāng)系統(tǒng)啟動時，CPU首先從復(fù)位地址0x0處讀取啟動代碼，在完成系統(tǒng)的初始化后，程序代碼一般應(yīng)調(diào)入SDRAM中運行，以提高系統(tǒng)的運行速度。同時，系統(tǒng)及用戶堆棧、運行數(shù)據(jù)也都放在SDRAM中。微處理器具有刷新控制邏輯，或在系統(tǒng)中另外加入刷新控制邏輯電路，以避免數(shù)據(jù)丟失。但某些ARM芯片則沒有SDRAM刷新控制邏輯，不能直接與SDRAM接口，在進行系統(tǒng)設(shè)計時應(yīng)注意這一點。常用的SDRAM為8位/16位的數(shù)據(jù)寬度，工作電壓一般為3.3V。規(guī)范。22、 簡述SD卡的接口。SD存儲卡兼容MMC卡

50、接口規(guī)范，采用9芯的接口（CLK為時鐘線，CMD為命令響應(yīng)線，DAT0DAT3為雙向數(shù)據(jù)傳輸線，VDD、Vss1和Vss2為電源和地），最大的工作頻率是25MHz，標準SD的外形尺寸是24mm32mm2.1mm，SD卡系統(tǒng)支持SD和SPI方式兩種通信協(xié)議。SD卡在結(jié)構(gòu)上使用一主多從星型拓撲結(jié)構(gòu)。第五章1. 分析雙向GPIO端口（D0）的功能邏輯圖（圖5.1.1），簡述其工作原理。DDR設(shè)置端口的方向。如果DDR的輸出為1，則GPIO端口為輸出形式；如果DDR的輸出為零，則GPIO端口為輸入形式。寫入WRDDR信號能夠改變DDR的輸出狀態(tài)。DDR在微控制器地址空間中是一個映射單元。這種情況下，如

51、果需要改變DDR，則需要將恰當(dāng)?shù)闹抵糜跀?shù)據(jù)總線的第0位（即D0），同時激活WRDDR信號。讀DDR，就能得到DDR的狀態(tài)，同時激活RDDDR信號。如果設(shè)置PORT引腳端為輸出，則PORT寄存器控制著該引腳端狀態(tài)。如果將PORT引腳端設(shè)置為輸入，則此輸入引腳端的狀態(tài)由引腳端上的邏輯電路層來實現(xiàn)對它的控制。對PORT寄存器的寫操作，需要激活WRPORT信號。PORT寄存器也映射到微控制器的地址空間。需指出，即使當(dāng)端口設(shè)置為輸入時，如果對PORT寄存器進行寫操作，并不會對該引腳產(chǎn)生影響。但從PORT寄存器的讀出，不管端口是什么方向，總會影響該引腳端的狀態(tài)。3. 分析計數(shù)式A/D轉(zhuǎn)換器結(jié)構(gòu)圖（圖5.2

52、.1），簡述其工作原理。計數(shù)式A/D轉(zhuǎn)換器結(jié)構(gòu)如圖5.2.1所示。其中，Vi是模擬輸入電壓，VO是D/A轉(zhuǎn)換器的輸出電壓，C是控制計數(shù)端，當(dāng)C=1（高電平）時，計數(shù)器開始計數(shù)，C=0（低電平）時，則停止計數(shù)。D7D0是數(shù)字量輸出，數(shù)字輸出量同時驅(qū)動一個D/A轉(zhuǎn)換器。4. 分析雙積分式A/D轉(zhuǎn)換器工作原理雙積分式A/D轉(zhuǎn)換器對輸入模擬電壓和參考電壓進行兩次積分，將電壓變換成與其成正比的時間間隔，利用時鐘脈沖和計數(shù)器測出其時間間隔，完成A/D轉(zhuǎn)換。雙積分式A/D轉(zhuǎn)換器主要包括積分器、比較器、計數(shù)器和標準電壓源等部件，其電路結(jié)構(gòu)圖如圖5.2.2（a）所示。5. 分析逐次逼近式A/D轉(zhuǎn)換器結(jié)構(gòu)圖（圖5

53、.2.3），簡述其工作原理。其工作過程可與天平稱重物類比，電壓比較器相當(dāng)于天平，被測電壓Ux相當(dāng)于重物，基準電壓Ur相當(dāng)于電壓法碼。該方案具有各種規(guī)格的按8421編碼的二進制電壓法碼Ur，根據(jù)UxUr，比較器有不同的輸出以打開或關(guān)閉逐次逼近寄存器的各位。6. 簡述A/D轉(zhuǎn)換器的主要指標。（1）分辨率（Resolution）分辨率用來反映A/D轉(zhuǎn)換器對輸入電壓微小變化的響應(yīng)能力，通常用數(shù)字輸出最低位（LSB）所對應(yīng)的模擬輸入的電平值表示。（2）精度（Accuracy）精度有絕對精度（Absolute Accuracy）和相對精度（Relative Accuracy）兩種表示方法。絕對精度：在一個

54、轉(zhuǎn)換器中，對應(yīng)于一個數(shù)字量的實際模擬輸入電壓和理想的模擬輸入電壓之差并非是一個常數(shù)。相對精度是指整個轉(zhuǎn)換范圍內(nèi)，任一數(shù)字量所對應(yīng)的模擬輸入量的實際值與理論值之差，用模擬電壓滿量程的百分比表示。（3）轉(zhuǎn)換時間（Conversion Time）轉(zhuǎn)換時間是指完成一次A/D轉(zhuǎn)換所需的時間，即由發(fā)出啟動轉(zhuǎn)換命令信號到轉(zhuǎn)換結(jié)束信號開始有效的時間間隔。（4）量程，量程是指所能轉(zhuǎn)換的模擬輸入電壓范圍，分單極性、雙極性兩種類型。7. 分析S3C2410A的A/D轉(zhuǎn)換器和觸摸屏接口電路，簡述其工作原理。S3C2410A包含一個8通道的A/D轉(zhuǎn)換器，內(nèi)部結(jié)構(gòu)見圖5.2.4，該電路可以將模擬輸入信號轉(zhuǎn)換成10位數(shù)字編

55、碼（10位分辨率），差分線性誤差為 1.0 LSB，積分線性誤差為 2.0 LSB。在A/D轉(zhuǎn)換時鐘頻率為2.5 MHz時，其最大轉(zhuǎn)換率為500 KSPS（Kilo Samples Per Second，千采樣點每秒），輸入電壓范圍是03.3V。A/D轉(zhuǎn)換器支持片上操作、采樣保持功能和掉電模式。S3C2410A的A/D轉(zhuǎn)換器和觸摸屏接口電路如圖5.2.4所示8. 與S3C2410A的A/D轉(zhuǎn)換器相關(guān)的寄存器有哪些？各自的功能？（1）ADC控制寄存器（ADCCON）ADC控制寄存器（ADCCON）是一個16位的可讀寫的寄存器，地址為0x5800 0000，復(fù)位值為0x3FC4。ADCCON位的功

56、能描述如表5.2.1所列。（2）ADC觸摸屏控制寄存器（ADCTSC）ADC觸摸屏控制寄存器（ADCTSC）是一個可讀寫的寄存器，地址為0x5800 0004，復(fù)位值為0x058。ADCTSC的位功能描述如表5.2.2所列。在正常A/D轉(zhuǎn)換時，AUTO_PST和XY_PST都置成0即可，其他各位與觸摸屏有關(guān)，不需要進行設(shè)置。（3）ADC啟動延時寄存器（ADCDLY ） ADC啟動延時寄存器（ADCDLY）是一個可讀寫的寄存器，地址為0x5800 0008，復(fù)位值為0x00FF。ADCDLY的位功能描述如表5.2.3所列。（4）ADC轉(zhuǎn)換數(shù)據(jù)寄存器（ADCDAT0和ADCDAT1）S3C2410A有ADCDAT0和ADCDAT1兩個ADC轉(zhuǎn)換數(shù)據(jù)寄存器。ADCDAT0和ADCDAT1為只讀寄存器，地址分別為0x5800 000C和0x5800 0010。在觸摸屏應(yīng)用中，分別使用ADCDAT0和ADCDAT1保存X位置和Y位置