[院校資料]第5章 時序邏輯電路.ppt

1、第5章 時序邏輯電路,5.1 時序邏輯電路概述,時序邏輯電路的特點(diǎn): 電路在任何時候的輸出穩(wěn)定值,不僅與該時刻的輸入信號有關(guān),而且與該時刻以前的電路狀態(tài)有關(guān);電路結(jié)構(gòu)具有反饋回路.,1. 時序邏輯電路的基本概念,2. 時序邏輯電路的結(jié)構(gòu)模型,外部輸入信號,外部輸出信號,驅(qū)動信號,狀態(tài)信號,3. 時序邏輯電路的描述方法,（1）邏輯方程,輸出方程: Z(tn)=FX(tn),Q (tn),驅(qū)動方程: W(tn)=GX(tn),Q (tn),狀態(tài)方程: Q(tn+1)=HW(tn),Q (tn),（2）狀態(tài)表,（3）狀態(tài)圖,（4）時序圖(定時波形圖),4. 時序邏輯電路的分類,（1）按存儲電路中存儲

2、單元狀態(tài)改變的特點(diǎn)分類,同步時序電路、異步時序電路,（2）按輸出信號的特點(diǎn)分類,米里(Mealy)型:輸出信號不僅僅取決于存儲電路的狀 態(tài)，而且還取決于外部輸入信號。 摩爾(Moore)型:輸出信號僅僅取決于存儲電路的狀態(tài)， 而和該時刻的外部輸入信號無關(guān).,（3）按時序電路的邏輯功能分類,計(jì)數(shù)器、寄存器、移位寄存器,存儲電路,存儲電路由存儲器件組成,能存儲一位二值信號的器件 稱為存儲單元電路.存儲單元電路大多是雙穩(wěn)態(tài)電路.,雙穩(wěn)態(tài)電路特點(diǎn):,具有兩個穩(wěn)定狀態(tài),用0 和1表示,在無外信號作用時, 電路長期處于某個穩(wěn)定狀態(tài)，這兩個穩(wěn)定狀態(tài)可用來 表示一位二進(jìn)制代碼。,它有一個或多個輸入端，在 外加

3、信號激勵下，可使 電路從一個狀態(tài)轉(zhuǎn)換成另一個狀態(tài)。,兩類存儲單元電路 ：,(1) 鎖存器,(2) 觸發(fā)器,鎖存器: 直接由激勵信號控制電路狀態(tài)的存儲單元.,觸發(fā)器: 除激勵信號外,還包含一個稱為時鐘的控制信號 輸入端. 激勵信號和時鐘一起控制電路的狀態(tài).,鎖存器和觸發(fā)器工作波形示意圖:,1. RS 鎖存器的電路結(jié)構(gòu)及邏輯符號,SD :置位端(置1端);,RD :復(fù)位端(置0端);,兩個輸入端(激勵端):,5.2.1 普通鎖存器,5.2 鎖存器,2. RS 鎖存器的邏輯功能分析,設(shè): 電路的原狀態(tài)表示為Qn,新狀態(tài)表示為Qn+1., SD=0; RD=0 (無激勵信號),有下列兩種情況:,結(jié)論:

4、 Qn+1=Qn, SD=0; RD=1 (置0信號有效):,結(jié)論: Qn+1=0, SD=1; RD=0 (置1信號有效):,結(jié)論: Qn+1=1, SD=1; RD=1 (置0、置1同時信號有效):,一般情況下，SD=RD=1應(yīng)禁止使用。,RS鎖存器的約束條件： SDRD=0 。,(3) RS鎖存器的功能描述, 保持, 置0, 置1, 禁止, 特性表, 特性方程, 狀態(tài)圖,RS鎖存器工作波形圖（初態(tài)假設(shè)為0）,由與非門構(gòu)成的RS鎖存器：, 禁止, 置1, 置0, 保持,4. RS 鎖存器的 VHDL 描述,LIBRARY ieee; USE ieee.std_logic_1164.ALL;

5、 ENTITY rslatch IS PORT( nr,ns : IN std_logic; q,qb : BUFFER std_logic); END rslatch; ARCHITECTURE rtl OF rslatch IS SIGNAL q_temp,qb_temp:std_logic; BEGIN q=NOT(ns AND qb); qb=NOT(nr AND q); END rtl;,RS鎖存器應(yīng)用：電子報(bào)信器,5.5.2 門控鎖存器,在RS鎖存器的基礎(chǔ)上, 加控制信號,使鎖存器狀態(tài)轉(zhuǎn)換的時間,受控制信號的控制.,1. 門控RS鎖存器,（1）門控 RS 鎖存器的電路結(jié)構(gòu)及邏輯符號

6、,RD=RC,SD=SC,當(dāng)C=1時:門控RS鎖存器功能和RS鎖存器完全相同; 當(dāng)C=0時:RD=SD=0,鎖存器狀態(tài)保持不變.,（2）門控 RS 鎖存器的邏輯功能分析,門控RS鎖存器特性方程:,（3）門控 RS 鎖存器的邏輯功能描述, 門控RS鎖存器特性表:, 門控RS鎖存器工作波形圖:,2. 門控 D 鎖存器,能將呈現(xiàn)在激勵輸入端的單路數(shù)據(jù)D存入交叉耦合結(jié)構(gòu)的鎖存器單元中.,（1）門控 D 鎖存器的電路結(jié)構(gòu)及邏輯符號,（2）門控 D 鎖存器的邏輯功能分析,2）D鎖存器特性表:,1）D鎖存器特性方程:,Qn+1=D,（3）門控 D 鎖存器的邏輯功能描述,3）狀態(tài)圖：,4）D鎖存器工作波形圖:

7、 (假設(shè)初態(tài)為0),（4）門控 D 鎖存器的 VHDL 描述,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dlatch IS PORT( c,d : IN std_logic; q,qb : OUT std_logic); END dlatch; ARCHITECTURE rtl OF dlatch IS SIGNAL q_temp,qb_temp:std_logic; BEGIN PROCESS(c,d) BEGIN IF(c=1) THEN q_temp=d; qb_temp=NOT(d); END IF; END PROCESS;

8、q=q_temp; qb=qb_temp; END rtl;,5.2.3 集成鎖存器,5.3 觸發(fā)器,利用一個稱為“時鐘”的特殊定時控制信號去限制存 儲單元狀態(tài)的改變時間,具有這種特點(diǎn)的存儲單元電路稱 為觸發(fā)器.,5.3.1 主從觸發(fā)器,1. 主從RS 觸發(fā)器,（1）主從 RS 觸發(fā)器的電路結(jié)構(gòu),（2）主從 RS 觸發(fā)器的工作原理,1）在CLK=0時,主鎖存器F1的控制門打開,處于工作狀態(tài),主鎖存器按S、R的值改變中間狀態(tài)Qm;從鎖存器F2的控制門關(guān)閉,處于保持狀態(tài);,2) 在CLK由0轉(zhuǎn)換到1時,主鎖存器F1的控制門關(guān)閉,進(jìn)入 保持狀態(tài); 從鎖存器F2的控制門打開,處于工作狀態(tài),電路 根據(jù)

9、Qm的狀態(tài)改變輸出狀態(tài);,主從 RS 觸發(fā)器的電路特點(diǎn)：,1）CLK脈沖不論在低電平或高電平期間,電路的輸出狀態(tài) 最多只改變一次;(常把控制信號有效期間,輸出狀態(tài)發(fā) 生多次變化的現(xiàn)象稱為空翻),2) 將主從RS觸發(fā)器用于時序電路中,不會因不穩(wěn)定而產(chǎn) 生振蕩.,主從 RS 觸發(fā)器的電路符號：,主從RS觸發(fā)器的特性表和 特性方程和RS鎖存器基本 相同,只是在列特性表時, 要加上CLK脈沖標(biāo)志.,（3）主從 RS 觸發(fā)器的邏輯功能描述,1）主從RS觸發(fā)器的特性表,2）主從RS觸發(fā)器的特性方程,3） 主從RS 觸發(fā)器的定時波形,思考題(設(shè)主從RS觸發(fā)器的初始狀態(tài)為0),補(bǔ)充:,2. 主從D 觸發(fā)器,工

10、作原理:,(1) 當(dāng)CLK=0時,主鎖存器被選通,Qm=D, 從鎖存器保持原態(tài);,(2) 當(dāng)CLK由0轉(zhuǎn)換到1時,主鎖存器保持原態(tài), 從鎖存器被選 通,Q=Qm;,特性方程:,Qn+1=D,定時波形圖（設(shè)初始狀態(tài)為0）,3. 主從JK 觸發(fā)器,為去除主從RS觸發(fā)器的約束條件:RS=0,設(shè)計(jì)出主從JK觸發(fā)器.,（1）主從JK觸發(fā)器的一種結(jié)構(gòu)和邏輯符號,（2）主從JK觸發(fā)器的特點(diǎn),1) 電路以D觸發(fā)器為核心,故不存在約束條件;,3) 由電路可見,CLK是經(jīng)一個非門送入D觸發(fā)器,所以 這種結(jié)構(gòu)的JK觸發(fā)器為CP下降沿到達(dá)時改變狀態(tài).,(4) 狀態(tài)圖,(5) 帶異步清零、置1端并具有多驅(qū)動輸入的JK觸

11、發(fā)器。,J=J1J2 K=K1K2,(6) 主從JK觸發(fā)器定時波形,思考:,主從觸發(fā)器抗干擾能力不強(qiáng),4. 主從觸發(fā)器的缺陷,上升沿翻轉(zhuǎn)的主從RS觸發(fā)器,5.3.2 邊沿觸發(fā)器,邊沿觸發(fā)器的特點(diǎn): 在時鐘為穩(wěn)定的0或1期間,輸入信號都不能進(jìn)入觸發(fā)器,觸發(fā)器的新狀態(tài)僅決定于時鐘脈沖有效邊沿到達(dá)前一瞬間以及到達(dá)后極短一段時間內(nèi)的輸入信號.邊沿觸發(fā)器具有較好的抗干擾性能.,1. 維持阻塞D觸發(fā)器,(1) 電路結(jié)構(gòu)與邏輯符號,(2) 工作原理, 異步清零, 異步置1,a. CLK=0,b. CLK=1,注意：在該時刻，D的改變不會使輸出狀態(tài)變化。, CLK由0變?yōu)?，在這一短時間內(nèi)，D=0保持不變，則

12、有：,Qn+1=D=0,在CLK=1期間，如D發(fā)生變化，即由0變?yōu)?,由于圖中紅線的作用，電路輸出狀態(tài)保持不變。, CLK由0變?yōu)?，在這一短時間內(nèi)，D=1保持不變， 則有：,在CLK=1期間，如D發(fā)生變化，即由1變?yōu)?,由于和M端連接的藍(lán)線的作用，使輸出保持不變 Qn+1=D=1,(3) 維持阻塞D觸發(fā)器特性表和工作波形圖,表示上升沿觸發(fā).,（4）正邊沿 D 觸發(fā)器的 VHDL 描述,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dff1 IS PORT( d,clk,rd,sd : IN std_logic; q,qb : OUT st

13、d_logic); END dff1; ARCHITECTURE rtl OF dff1 IS SIGNAL q_temp,qb_temp:std_logic; BEGIN PROCESS(clk,rd,sd) BEGIN IF(rd=0 AND sd=1) THEN q_temp=0; qb_temp=1; ELSIF (rd=1 AND sd=0) THEN q_temp=1; qb_temp=0;,ELSIF (clkevent AND clk=1) THEN q_temp=d; qb_temp=NOT(d); END IF; END PROCESS; q=q_temp; qb=qb_t

14、emp; END rtl;,2.負(fù)邊沿JK觸發(fā)器,3.CMOS邊沿D觸發(fā)器,CMOS邊沿D觸發(fā)器由CMOS傳輸門構(gòu)成，屬主從結(jié)構(gòu),但具有邊沿觸發(fā)器的特點(diǎn)。,(1)電路結(jié)構(gòu),由圖可知，當(dāng)CLK=0時，TG1和TG4 導(dǎo)通， TG2和TG3截止；當(dāng)CLK=1時， TG1和TG4截止， TG2和TG3導(dǎo)通。,(2) 工作原理, 當(dāng)CLK=0時, TG1和TG4導(dǎo)通,TG2和TG3截止:, 當(dāng)CLK由0變成1時, TG2和TG3導(dǎo)通,TG1和TG4截止:,可見，這種形式的觸發(fā)器屬于上升邊沿觸發(fā)的D觸發(fā)器。,思考題:試畫出圖中所示電路在8個CLK信號作用下Q1、 Q2、Q3端的輸出波形（設(shè)各觸發(fā)器初始狀

15、態(tài)均為0）,5.3.3 集成觸發(fā)器,5.4 觸發(fā)器使用中的幾個問題,5.4.1 觸發(fā)器邏輯功能的轉(zhuǎn)換,觸發(fā)器邏輯功能轉(zhuǎn)換示意圖:,將已有觸發(fā)器轉(zhuǎn)換 為所需觸發(fā)器的功 能,實(shí)際上是求轉(zhuǎn)換 電路,即求轉(zhuǎn)換電路 的函數(shù)表達(dá)式: X=f1(A,B,Qn) Y=f2(A,B,Qn),1. 代數(shù)法,通過比較已有觸發(fā)器和待求觸發(fā)器的特性方程, 求轉(zhuǎn)換 電路的函數(shù)表達(dá)式.,例: 把JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器.,待求D觸發(fā)器的特性方程為: Qn+1=D,為求出轉(zhuǎn)換電路的函數(shù)表達(dá)式,可將D觸發(fā)器的特性方程轉(zhuǎn)換為:,比較JK觸發(fā)器的特性方程,可得:,例: 將JK觸發(fā)器轉(zhuǎn)換為T觸發(fā)器.,T觸發(fā)器的特性 歸納為: T=0

16、 保持 T=1 翻轉(zhuǎn),注意：在這個電路中，由于采用的是下降邊沿JK觸發(fā)器，所以得到的T觸發(fā)器也是下降邊沿的。,2. 圖表法,例: 把RS觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器., 首先列出JK觸發(fā)器的特性表;, 根據(jù)RS觸發(fā)器的特性,列 出當(dāng)滿足JK觸發(fā)器特性時 S、R端應(yīng)加的信號;, 寫出下列兩個表達(dá)式: S=f1（J，K，Qn） R=f2（J，K，Qn）, 0 1 0 0 1 0,R=KQn,轉(zhuǎn)換電路圖,例：試用D觸發(fā)器和四選一MUX構(gòu)成一個多功能觸 發(fā)器，其功能如下表所示。表中L、T為控制變量，N為數(shù)據(jù)輸入變量。,解： 列表；, 設(shè)L、T為MUX的地址 變量， 求MUX 的數(shù)據(jù) 端輸入信號；, 畫邏輯圖

17、。,5.4.2 觸發(fā)器的脈沖工作特性,觸發(fā)器的脈沖工作特性: 指為了保證觸發(fā)器可靠的動作，而對時鐘脈沖、輸入信號以及它們之間的時間關(guān)系所提出的要求。,1. 輸入信號的建立時間和保持時間,（1）建立時間,為使觸發(fā)器做好觸發(fā)準(zhǔn)備，要求輸入信號在時鐘脈沖的邊沿到來之前，提前一段時間到來，提前的這段時間叫建立時間，用tset表示。,（2）保持時間,為了保證觸發(fā)器可靠翻轉(zhuǎn)，在時鐘脈沖到達(dá)后，輸入信號必須維持一段時間不變。這段時間稱為保持時間，用th表示。,2. 觸發(fā)器的傳輸延遲時間,從時鐘脈沖邊沿到達(dá)到觸發(fā)器的新狀態(tài)穩(wěn)定建立起來，所需要的時間叫做傳輸延遲時間。,tPHL表示輸出端由高電平變?yōu)榈碗娖降膫鬏?/p>

18、延遲時間 tPLH表示輸出端由低電平變?yōu)楦唠娖降膫鬏斞舆t時間,3. 觸發(fā)器的最高時鐘頻率,在保證觸發(fā)器可靠翻轉(zhuǎn)的條件下， 所允許的時鐘頻率有一個上限值 （最高頻率） ，該上限值即為觸發(fā)器的最高時鐘頻率，用fmax表示。,4. 脈沖寬度,為保證時序邏輯電路能夠正常穩(wěn)定地工作，要求輸入信號的脈沖寬度大于最小脈沖寬度（tw）,5. 功耗,數(shù)字電路的功耗是指它的總功率消耗， 根據(jù)該參數(shù)可以確定所需直流電源的輸出容量。,在5V直流電源上工作的一個D觸發(fā)器，如果流經(jīng)它的電流是5mA，那么功耗就是 P=VCCICC=5V5mA=25mW,例：,如果該數(shù)字系統(tǒng)也工作在5V的直流電源上，那么電源必須提供的電流量

19、為,假設(shè)某數(shù)字系統(tǒng)總共需要10個觸發(fā)器，并且每一個觸發(fā)器都耗用25mW的功率，則總功率需求是 PT=1025mW250mW,說明直流電源所需要的輸出容量是250mW。,5.4.3 觸發(fā)器的合理選用,1. 從邏輯功能來選擇觸發(fā)器,如果要將輸入信號存入到觸發(fā)器中，則選擇 D觸發(fā)器。 如果需要一個輸入信號，且要求觸發(fā)器具有翻轉(zhuǎn)和保持的功能，則選擇 T 觸發(fā)器。 如果只需要翻轉(zhuǎn)功能，則選用 T觸發(fā)器。 如果需要兩個輸入信號，要求觸發(fā)器具有置 0、置 1、保持、翻轉(zhuǎn)功能，則選用 JK 觸發(fā)器。,TTL觸發(fā)器的速度較快。 CMOS 觸發(fā)器的優(yōu)點(diǎn)是功耗低和抗干擾能力強(qiáng)。,3. 從制造工藝來選擇觸發(fā)器,2.

20、從電路結(jié)構(gòu)形式來選擇觸發(fā)器,如果觸發(fā)器只用作寄存一位二值信號，則可以選用門控鎖存器 ，這種器件電路簡單、價格低廉。 如果輸入信號不夠穩(wěn)定或易受干擾，則選用邊沿觸發(fā)器；可以避免空翻現(xiàn)象的發(fā)生，提高電路的可靠性。,5.4.4 觸發(fā)器使用的注意事項(xiàng),（1）集成觸發(fā)器中一般都設(shè)有異步置 0 和置1端，可以利用它們給觸發(fā)器設(shè)定初始狀態(tài)。,（2）每一片集成觸發(fā)器都有且只有一個公共的電源和地，若電路輸入信號 1 則和電源相連，若輸入信號 0 則和地相連。,（3）在使用觸發(fā)器時，應(yīng)當(dāng)注意其脈沖工作特性，時鐘脈沖輸入和信號輸入在作用時間上要很好地配合，否則就不肯能可靠地工作。,（4）一個集成電路中可能集成了一個

21、或幾個觸發(fā)器，它們之間是相互獨(dú)立的，可以單獨(dú)使用。,5.5 觸發(fā)器應(yīng)用舉例,1消顫開關(guān),補(bǔ)充：按鍵式開關(guān)的防抖動電路,2. 單脈沖發(fā)生器,5.6 時序邏輯電路的分析與設(shè)計(jì),時序邏輯電路的分析方法,分析目的: 所謂分析，就是由給定電路，來找出電路的功能。對時序邏輯電路而言，本質(zhì)上是求電路在不同的外部輸入和當(dāng)前狀態(tài)條件下的輸出情況和狀態(tài)轉(zhuǎn)換規(guī)律.,同步時序邏輯電路和異步時序邏輯電路有不同的分析方法。,5.6.1 同步 時序邏輯電路的分析,由于在同步時序電路中，各觸發(fā)器的動作變化是在 CLK脈沖作用下同時發(fā)生的，因此，在同步電路的分析 中,只要知道了在當(dāng)前狀態(tài)下各觸發(fā)器的輸入（即驅(qū)動信 號）,就能根

22、據(jù)觸發(fā)器的特性方程,求得電路的下一個狀態(tài), 最終找到電路的狀態(tài)轉(zhuǎn)換規(guī)律。,(3) 根據(jù)狀態(tài)方程和輸出方程,列出狀態(tài)表;,(4) 根據(jù)狀態(tài)表畫出狀態(tài)圖或時序圖;,(5) 由狀態(tài)表或狀態(tài)圖(或時序圖)說明電路的邏輯功能.,分析步驟:,列出時序電路的輸出方程和驅(qū)動方程(即該時序電路中組合電路部分的邏輯函數(shù)表達(dá)式);,(2) 將上一步所得的驅(qū)動方程代入觸發(fā)器的特性方程,導(dǎo)出 電路的狀態(tài)方程;,例: 分析下列時序電路.,(1) 寫出輸出方程和驅(qū)動方程.,Z=ABQn,(2) 寫出狀態(tài)方程.,(3) 列出狀態(tài)表.,(4) 列狀態(tài)圖.,(5) 說明邏輯功能.,串行輸入串行輸出的時序全加器. A和B為兩個二進(jìn)

23、制加數(shù), Qn為低位來的進(jìn)位,Z表示相加的結(jié)果,Qn+1表示向高位的進(jìn)位.,問題：全加器如何工作？ 一位一位串行加,例: 分析下列時序電路的邏輯功能.,功能: 1111序列檢測器,5.6.2 異步時序邏輯電路的分析方法,異步時序邏輯電路分類: 脈沖型: 用脈沖的有無表示信號; 2) 電位型: 用電位的高低表示信號;,分析異步時序電路的規(guī)定: 輸入信號只有在電路穩(wěn)定狀態(tài)時才發(fā)生變化; 2) 每一個時刻僅允許一個輸入變量發(fā)生變化.,例: 試分析下列異步時序電路的邏輯功能,解: 1) 寫驅(qū)動方程,1. 脈沖型異步時序電路的分析方法(通過舉例說明),2) 寫觸發(fā)器F0和F2的狀態(tài)方程(由于觸發(fā)器F0和

24、F2是 在X 脈沖作用下同步工作的,列方程時將X隱含),3) 修正觸發(fā)器F1的特性方程,注意: CP1的含義為 CP1脈沖有效.,4) 求CP1,由Q2、Q0的狀態(tài)方程,5) 將驅(qū)動方程J1、K1和時鐘方程CP1代入觸發(fā)器F1的特性 方程,求得F1的狀態(tài)方程.,根據(jù)狀態(tài)方程,補(bǔ)齊上述狀態(tài)表.,0 0 0 1 1 0 0 1,6) 畫出狀態(tài)圖,分析電路功能.,功能: 能自啟動的五進(jìn)制減法計(jì)數(shù)器,同例: 試分析下列異步時序電路的邏輯功能,驅(qū)動方程,波形分析法,解:,時鐘信號,自啟動特性討論：,電路能自啟動,當(dāng)Q2Q1Q0=101時， 下 一個狀態(tài)為000；,(2) 當(dāng)Q2Q1Q0=110時， 下一

25、個狀態(tài)為001；,(3) 當(dāng)Q2Q1Q0=111時， 下一個狀態(tài)為010；,狀態(tài)圖,功能: 能自啟動的五進(jìn)制減法計(jì)數(shù)器,1、 同步時序邏輯電路的一般步驟,例: 用D觸發(fā)器設(shè)計(jì)滿足下列狀態(tài)表所示的同步電路.,表中S為狀態(tài),共有A、B、C、D 四個狀態(tài)；X 為輸入變量。,5.6.3 同步時序邏輯電路的設(shè)計(jì), 根據(jù)原始狀態(tài)表 ，對狀態(tài)進(jìn)行編碼, 畫出編碼后的狀態(tài)表（為方便起見,畫成卡諾圖形狀);, 分離狀態(tài)表,求輸出方程、狀態(tài)方程、驅(qū)動方程(對D觸發(fā)器而言,就是驅(qū)動方程);, 根據(jù)驅(qū)動方程和輸出方程畫出邏輯圖.（電路略）,(1) 根據(jù)邏輯要求,建立原始狀態(tài)表或原始狀態(tài)圖;,(2) 利用狀態(tài)化簡技術(shù),

26、簡化原始狀態(tài)表,消去多余狀態(tài);,(3) 狀態(tài)分配或狀態(tài)編碼,即將簡化后的狀態(tài)用二進(jìn)制代碼 表示;,(4) 選擇觸發(fā)器類型,并根據(jù)編碼后的狀態(tài)表求出驅(qū)動方程 和輸出方程;,(5) 檢查自啟動性,若在所設(shè)計(jì)電路中存在無效狀態(tài),則必須 檢查電路能否自啟動,如果不能自啟動,則需修改設(shè)計(jì);,(6) 畫出邏輯圖.,由觸發(fā)器設(shè)計(jì)同步時序邏輯電路的一般步驟：,例: 試設(shè)計(jì)一個“111”序列檢測器.要求: 當(dāng)連續(xù)輸入三個 或三個以上“1”時,輸出為“1”,否則輸出為“0”.,解: (1) 建立原始狀態(tài)表,S0: 輸入0以后的狀態(tài);(即未收 到 一個“1”以前的狀態(tài));,S1: 輸入一個“1”以后的狀態(tài);,S2:

27、 連續(xù)輸入二個“1”以后的狀態(tài);,S3: 連續(xù)輸入三個或三個以上“1” 以后的狀態(tài),原始狀態(tài)圖,狀態(tài)S2和S3 在相同的輸入下有相同的輸出,而次態(tài)也相同, 稱S2和S3兩個狀態(tài)等價.等價狀態(tài)僅需保留一個. 這里,去除 S3, 保留S2, 可得簡化狀態(tài)圖.,(2) 狀態(tài)化簡,(3) 狀態(tài)編碼,3個狀態(tài),需要2個觸發(fā)器,每個狀態(tài)用2位二進(jìn)制編碼.,(4) 選擇觸發(fā)器類型,求驅(qū)動方程和輸出方程;,當(dāng)觸發(fā)器選定以后，可根據(jù)狀態(tài)表, 對照觸發(fā)器的輸入表, 求出驅(qū)動方程.,四種常用觸發(fā)器的輸入表,0 1 0 1,0 1 1 0,本例如選用JK觸發(fā)器,對照狀態(tài)表和JK觸發(fā)器的輸 入表,可列出驅(qū)動卡諾圖和輸出

28、卡諾圖.,驅(qū)動方程：,本例如選用D觸發(fā)器,對照狀態(tài)表和D觸發(fā)器的輸 入表,可列出驅(qū)動卡諾圖和輸出卡諾圖.,(5) 檢查自啟動特性,本例存在無效狀態(tài)Q1Q0=11,由上面卡諾圖可見: 當(dāng)Q1Q0=11時,若X=0,則D1D0=00, 次態(tài)為00; 當(dāng)Q1Q0=11時,若X=1,則D1D0=10, 次態(tài)為10; 結(jié)論: 能自啟動.,(6) 畫邏輯圖和完整的狀態(tài)圖.,例: 試用JK觸發(fā)器設(shè)計(jì)一個可控電路：X為控制信號，當(dāng)X=0時，電路按照0，1，2，3，0，1，2，3，的規(guī)律做加法計(jì)數(shù)；當(dāng)X=1時，電路按照3，2，1，0，3，2，1，0，的規(guī)律做減法計(jì)數(shù)。 （該電路稱為模4可逆計(jì)數(shù)器，有關(guān)計(jì)數(shù)器的概

29、念將在第6章中詳細(xì)介紹）,解: 電路有4個狀態(tài): S0、S1、S2和S3,狀態(tài)圖和狀態(tài)表為,分離狀態(tài)表，求出狀態(tài)方程(求驅(qū)動方程的第二種方法),參考T觸發(fā)器特性方程: Qn+1=TQn,可得: J1=K1=Q0X,可得: J0=K0=1,5.6.4 有限狀態(tài)機(jī)的VHDL描述,有限狀態(tài)機(jī)（Finite State Machine，簡稱FSM）是指輸出取決于過去輸入部分和當(dāng)前輸入部分的時序邏輯電路。,有限狀態(tài)機(jī)分類： Moore型有限狀態(tài)機(jī)和Mealy型有限狀態(tài)機(jī),1Moore型有限狀態(tài)機(jī)的VHDL描述,Moore型有限狀態(tài)機(jī)的結(jié)構(gòu)框圖,【例5.16】 用VHDL語言設(shè)計(jì)一個如下面的狀態(tài)圖所示的M

30、oore型有限狀態(tài)機(jī)。,library ieee; use ieee.std_logic_1164.all; ENTITY moore IS PORT( clk,in1,reset: INSTD_LOGIC; out1: OUTSTD_LOGIC_vector(3 downto 0); END ; architecture bhv of moore is type state_type is (s0,s1,s2,s3); -狀態(tài)說明 signal current_state,next_state:state_type;,begin p0: process (clk,reset) -時鐘進(jìn)程 begin if reset=1 then current_state = s0; elsif clkevent and clk=1then current_state=next_state; end if; end process;,p1: process(current_state,in1) -組合進(jìn)程 begin CASE current_state IS WHEN s0 =if in1=1then