多功能數(shù)字鐘電路設(shè)計(jì)

1、多功能數(shù)字鐘電路設(shè)計(jì) 瀏覽次數(shù)：1988次懸賞分：40 | 解決時(shí)間：2009-4-9 21:17 | 提問者：dadaliao 就要做畢業(yè)設(shè)計(jì)了，但沒什么頭緒，希望給一篇有關(guān)多功能數(shù)字鐘電路設(shè)計(jì)的開題報(bào)告（要詳細(xì)），并希望能給幾個(gè)免費(fèi)的可以查詢或下載畢業(yè)設(shè)計(jì)論文的網(wǎng)站問題補(bǔ)充： 我要的是做畢業(yè)設(shè)計(jì)的最佳答案 數(shù)字鐘的VHDL設(shè)計(jì) 1、設(shè)計(jì)任務(wù)及要求： 設(shè)計(jì)任務(wù)：設(shè)計(jì)一臺能顯示時(shí)、分、秒的數(shù)字鐘。具體要求如下： 由實(shí)驗(yàn)箱上的時(shí)鐘信號經(jīng)分頻產(chǎn)生秒脈沖； 計(jì)時(shí)計(jì)數(shù)器用24進(jìn)制計(jì)時(shí)電路； 可手動(dòng)校時(shí)，能分別進(jìn)行時(shí)、分的校正； 整點(diǎn)報(bào)時(shí)； 2 程序代碼及相應(yīng)波形 Second1(秒計(jì)數(shù) 6進(jìn)制和10進(jìn)

2、制) Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity second1 is Port( clks,clr:in std_logic; Secs,Secg: out std_logic_vector(3 downto 0); cout1:out std_logic); End second1; Architecture a of second1 is Begin Process(clks,clr) variable ss,sg: std_logic_vector(3 downto

3、 0); variable co: std_logic; Begin If clr=1 then ss:=0000; sg:=0000; Elsif clksevent and clks=1 then if ss=0101 and sg=1001 then ss:=0000; sg:=0000;co:=1; elsif sg1001 then sg:=sg+1;co:=0; elsif sg=1001 then sg:=0000;ss:=ss+1;co:=0; end if; end if; cout1=co; Secs=ss; Secg=sg; end process; End a; Min

4、1（分計(jì)數(shù)器 6進(jìn)制和10進(jìn)制 alm實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity min1 is Port(clkm,clr:in std_logic; mins,ming:buffer std_logic_vector(3 downto 0); enmin,alarm: out std_logic); End; Architecture a of min1 is Begin Process(clkm,clr) variable ms,mg :std_log

5、ic_vector(3 downto 0); variable so,alm :std_logic; Begin If clr=1 then ms:=0000; mg:=0000; Elsif clkmevent and clkm=1 then if ms=0101 and mg=1001 then ms:=0000;mg:=0000; so :=1; alm:=1; elsif mg1001 then mg:=mg+1; so :=0;alm:=0; elsif mg=1001 then mg:=0000;ms:=ms+1; so :=0;alm:=0; end if; end if; al

6、arm=alm; enmin= so; mins=ms; ming=mg; End process; End a; Hour1（時(shí)計(jì)數(shù)器 4進(jìn)制與2進(jìn)制） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity hour1 is Port(clkh,clr:in std_logic; hours,hourg:out std_logic_vector(3 downto 0); End; Architecture a of hour1 is Begin Process(clkh,clr)

7、variable hs,hg :std_logic_vector(3 downto 0); Begin If clr=1 then hs:=0000; hg:=0000; Elsif clkhevent and clkh=1 then if hs=0010and hg=0011 then hs:=0000;hg:=0000; elsif hg1001 then hg:=hg+1; elsif hg=1001 then hg:=0000;hs:=hs+1; end if; end if; hours=hs; hourg=hg; End process; End; Madapt（校分） Libra

8、ry ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity madapt is Port(en,clk,secin,m1:in std_logic; minset:out std_logic); End; Architecture a of madapt is Begin Process(en,m1) Begin if en=1 then if m1=1 then minset=clk; else minset=secin; end if; else minset=secin ; end if; E

9、nd process; end; Hadapt (校時(shí)) Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity hadapt is Port(en,clk,minin,h1:in std_logic; hourset:out std_logic); End; Architecture a of hadapt is Begin Process(en,h1) Begin if en=1 then if h1=1 then hourset=clk; else hourset=minin; end if; else hoursetclr, secs=secs,secg=secg,clks=clk, cout1=a); u2:min1 port map(clr=clr,alarm=alarm, mins=mins,ming=ming,clkm=b,enmin=c); u3:hour1 port map(clr=clr, hours=hours,hourg=hourg,clkh=d); u4:madapt port