數(shù)字頻率計(jì)論文基于FPGA的頻率測量儀的設(shè)計(jì)

1、 畢 業(yè) 設(shè) 計(jì)（論 文） 設(shè)計(jì)(論文)題目： 基于fpga的頻率測量儀的設(shè)計(jì) 金陵科技學(xué)院學(xué)士學(xué)位論文 目錄目 錄摘 要iiabstractiii1 緒 論12 相關(guān)技術(shù)綜述3 2.1fpga.3 2.2 vhdl .3 2.3 eda .4 2.4 quartus.43 系統(tǒng)整體設(shè)計(jì)7 3.1設(shè)計(jì)要求. 7 3.2系統(tǒng)設(shè)計(jì)原理.7 3.3系統(tǒng)單元模塊劃分.84 系統(tǒng)各個(gè)模塊設(shè)計(jì)及仿真9 4.1系統(tǒng)各個(gè)模塊.94.1.1 分頻器模塊設(shè)計(jì)及仿真94.1.2 閘門選擇器模塊設(shè)計(jì)及仿真104.1.3 門控電路模塊設(shè)計(jì)及仿真124.1.4 計(jì)數(shù)器模塊設(shè)計(jì)及仿真134.1.5 鎖存器模塊設(shè)計(jì)及仿真16

2、4.1.6 譯碼顯示器模塊設(shè)計(jì)及仿真184.2 頂層文件20 4.2.1頂層文件原理圖.20 4.2.2頂層文件仿真圖.21結(jié) 論22參考文獻(xiàn)23附 錄. 24致 謝 39iv金陵科技學(xué)院學(xué)士學(xué)位論文 摘要基于fpga的頻率測量儀的設(shè)計(jì)摘 要本文介紹了基于fpga的數(shù)字頻率計(jì)的設(shè)計(jì)方法。設(shè)計(jì)采用硬件描述語言vhdl進(jìn)行編程，并在軟件平臺quartus7.2上完成部分功能，讓該頻率計(jì)可以在較高的時(shí)鐘頻率下正常工作。該數(shù)字頻率計(jì)采用測頻的方法能基本測量1hz到10mhz之間的信號。我在設(shè)計(jì)時(shí)設(shè)計(jì)類六個(gè)模塊，執(zhí)行不同的功能，然后利用這六個(gè)模塊，綜合成一頂層文件，來實(shí)現(xiàn)頻率計(jì)的功能設(shè)計(jì)，并且使用仿真軟

3、件quartus7.2對各個(gè)模塊的vhdl程序和頂層做了仿真。關(guān)鍵詞: vhdl，數(shù)字頻率計(jì)，fpga ，quartus7.2金陵科技學(xué)院學(xué)士學(xué)位論文 abstractdesign of frequency measuring instrument based on fpgaabstractit is introduced in this paper that the design method of digital frequency meter based on fpga , which use hardware description language-vhdl in software

4、development platform quartus7.2 and word in relatively high-speed clock .the frequency meter uses the method of frequency measurement ,which could accurately measure the frequency of signals from 1hz to 10mhz. i design six modules in the design, perform different functions ,then using these six modu

5、les, integrated into a top-level files, to realize the function of the design frequency, this system uses the simulation tool quartus7.2 to run and debug the vhdl program.keywords: vhdl, frequency measurement ,digital frequency meter，fpga ，quartus7.2金陵科技學(xué)院學(xué)士學(xué)位論文 第1章 緒論1 緒 論1.1研究背景：頻率測量儀是一種應(yīng)用非常廣泛的電子測

6、量儀器，近年來隨著科技發(fā)展頻率測量儀被廣泛應(yīng)用于各個(gè)領(lǐng)域。頻率測量儀是一種基礎(chǔ)測量儀器，目前已有30年的歷史。人們衡量頻率測量儀的標(biāo)準(zhǔn)是測量的范圍以及測量的精度。如今技術(shù)發(fā)展飛快，基本技術(shù)已經(jīng)應(yīng)用完善，應(yīng)用現(xiàn)代技術(shù)我們可以輕松擴(kuò)展頻率測量儀的測頻上限。對于電子技術(shù)來說，雖然我國發(fā)展迅速，但就整體來講我國與西方國家的差距還是很大的，我們必須更加重視這個(gè)現(xiàn)狀，努力學(xué)習(xí)和研究電子技術(shù)，學(xué)習(xí)國外先進(jìn)文化，才有可能超越他們成為科技強(qiáng)國。1.2研究現(xiàn)狀：隨著科學(xué)技術(shù)的發(fā)展，我們對頻率測量儀的要求也越來越高?，F(xiàn)在頻率測量儀使用操作方便，量程寬，可靠性能高，價(jià)格低，分辨率高，精度高，穩(wěn)定度高，測量速率高；除通

7、常通用計(jì)數(shù)器所具有的功能外，還有數(shù)據(jù)處理功能，時(shí)域分析功能，電壓測量等其他功能。這些要求有的已經(jīng)實(shí)現(xiàn)或者部分實(shí)現(xiàn)，但要真正實(shí)現(xiàn)這些目標(biāo)，還有許多工作要做，而不是表面看來似乎發(fā)展到頭了。由于計(jì)算機(jī)技術(shù)的發(fā)展，頻率測量儀設(shè)計(jì)技術(shù)也不斷地進(jìn)步，靈敏度不斷提高，頻率范圍不斷擴(kuò)大，功能不斷地增加。為了能正確地測量不同類型的信號，必須了解待測信號特性以及各種頻率測量儀器的性能和優(yōu)缺點(diǎn)。1.3發(fā)展趨勢：數(shù)字電路技術(shù)的進(jìn)步，使系統(tǒng)設(shè)計(jì)人員可以在更小的空間實(shí)現(xiàn)更多的功能，提高了系統(tǒng)可靠性和速度。如今，頻率測量儀已經(jīng)不單是測量信號頻率的裝置了，還可以用它測量方波脈沖的脈寬。在人們的生活中頻率計(jì)也發(fā)揮著越來越重要的

8、作用。在以后的生活中它將更廣泛的用于各個(gè)領(lǐng)域，而且更加精確測量范圍更廣。順應(yīng)電子技術(shù)的發(fā)展趨勢，可編程邏輯器件和eda 技術(shù)使設(shè)計(jì)方法發(fā)生了質(zhì)的變化。把以前“電路設(shè)計(jì)+硬件搭試+調(diào)試焊接”轉(zhuǎn)化為“功能設(shè)計(jì)+軟件模擬+仿真下載”。利用eda 開發(fā)工具，采用可編程邏輯器件cpldfpga 使硬件的功能可通過編程來實(shí)現(xiàn)，這種新的基于芯片的設(shè)計(jì)方法能夠使設(shè)計(jì)者有更多機(jī)會(huì)充分發(fā)揮創(chuàng)造性思維，實(shí)現(xiàn)多種復(fù)雜數(shù)字邏輯系統(tǒng)的功能，將原來由電路板設(shè)計(jì)完成的工作放到芯片的設(shè)計(jì)中進(jìn)行，減少了連線和體積，提高了集成度，降低了干擾，大大減輕了電路設(shè)計(jì)和pcb設(shè)計(jì)的工作量和難度，增強(qiáng)了設(shè)計(jì)的靈活性，有效地提高了工作效率，增

9、加了系統(tǒng)的可靠性和穩(wěn)定性，提高了技術(shù)指標(biāo)。近年來隨著科技的飛速發(fā)展，fpga的應(yīng)用正在不斷地走向深入，在很多領(lǐng)域中fpga往往是作為一個(gè)核心來使用。而且fpga的應(yīng)用也越來越頻繁越來越方便。1.4研究目的和意義目的：我們要能熟練運(yùn)用fpga技術(shù)、vhdl編程語言以及電路電子知識，設(shè)計(jì)出綜合的數(shù)字系統(tǒng)，進(jìn)一步理解電子設(shè)計(jì)自動(dòng)化eda技術(shù)。并且能夠利用vhdl語言，在quartusii開發(fā)環(huán)境中編程、調(diào)試、仿真、并能將程序下載到fpga中，并結(jié)合輔助電路，來完成頻率測量儀的設(shè)計(jì)。通過本課題的設(shè)計(jì)，能夠培養(yǎng)我們綜合運(yùn)用知識的能力，實(shí)踐應(yīng)用的能力，分析問題與解決問題的能力，激發(fā)我們的創(chuàng)新精神。意義：頻

10、率測量儀是計(jì)算機(jī)、廣播等通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。因此，頻率的測量以及測量的精度是否高就顯得更為重要。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得尤為重要。測量頻率的方法有多種，其中頻率測量儀具有使用方便、測量迅速，以及便于實(shí)現(xiàn)測量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。如今頻率測量儀在電子測量、航海、軍事、探測、等眾多領(lǐng)域都得到了應(yīng)用。1.5研究內(nèi)容和要求1. 編程時(shí)用硬件描述語言vhdl語言來實(shí)現(xiàn)頻率測量儀功能，使其能計(jì)算出某一段時(shí)間內(nèi)的待測信號的脈沖個(gè)數(shù)，并且能夠通過數(shù)碼管顯示出來。2.

11、之后在quartusii7.2中進(jìn)行vhdl程序的編譯調(diào)試、功能仿真與時(shí)序仿真，來驗(yàn)證頻率測量儀邏輯功能的正確性。在仿真通過后 42金陵科技學(xué)院學(xué)士學(xué)位論文 第2章相關(guān)技術(shù)綜述2 相關(guān)技術(shù)綜述2.1 fpga（可編程邏輯器件）fpga（fieldprogrammable gate array），即現(xiàn)場可編程門陣列，它是在pal、gal、cpld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物8。我們認(rèn)為，基于eda技術(shù)的fpga/cpld器件的開發(fā)應(yīng)用可以從根本上解決mcu所遇到的問題。與mcu相比，fpga/cpld的優(yōu)勢是多方面的和根本性的:(1).編程方式簡便、先進(jìn)。fpga產(chǎn)品越來越多地采用了先進(jìn)

12、的 ieee1149.1邊界掃描測試(bst)技術(shù)(由聯(lián)合測試行動(dòng)小組，jtag開發(fā))和 isp(在系統(tǒng)配置編程方式)。在+5 v工作電平下可隨時(shí)對正在工作的系統(tǒng)上的 fpga進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊蹋瑢τ趕ram結(jié)構(gòu)的fpga，其下載編程次數(shù)幾乎沒有限制(如altera公司的flexiok系列)。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無線編程，或通過電話線遠(yuǎn)程在線編程。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。(2).高速。fpga的時(shí)鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景。(3).高可

13、靠性。在高可靠應(yīng)用領(lǐng)域，mcu的缺憾為fpga的應(yīng)用留下了很大的用武之地。除了不存在mcu所特有的復(fù)位不可靠與pc可能跑飛等固有缺陷外，fpga的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。(4).開發(fā)工具和設(shè)計(jì)語言標(biāo)準(zhǔn)化，開發(fā)周期短。由于fpga/cpld的集成規(guī)模非常大，集成度可達(dá)數(shù)百萬門14。因此，fpga的設(shè)計(jì)開發(fā)必須利用功能強(qiáng)大的eda工具，通過符合國際標(biāo)準(zhǔn)的硬件描述語言(如vhdl或 verilog-hdl)來進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用的fpga器件的硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計(jì)成

14、功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號的fpga中，由此還可以以知識產(chǎn)權(quán)的方式得到確認(rèn)，并被注冊成為所謂的ip芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。由于相應(yīng)的eda軟件功能完善而強(qiáng)大，仿真方式便捷而實(shí)時(shí)，開發(fā)過程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場的最寶貴的特征。美國ti公司認(rèn)為，一個(gè)asic 80 %的功能可用ip芯核等現(xiàn)成邏輯合成。eda專家預(yù)言，未來的大系統(tǒng)的fpga 設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與ip芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。(5).功能強(qiáng)大，應(yīng)用廣闊。目前，fpga可供選擇范

15、圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計(jì)。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降，fpga在系統(tǒng)中的直接應(yīng)用率正直逼asic的開發(fā)。同時(shí)，fpga設(shè)計(jì)方法也有其局限性。這主要體現(xiàn)在以下幾點(diǎn):(1).fpga設(shè)計(jì)軟件一般需要對電路進(jìn)行邏輯綜合優(yōu)化(logic synthesis & optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采用的一些電路形式(特別是一些異步時(shí)序電路)在fpga/cpld設(shè)計(jì)方法中并不適用。這就要求設(shè)計(jì)人員更加了解fpga/cp

16、ld設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。(2).fpga一般采用查找表(lut)結(jié)構(gòu)(xilinx), and-or結(jié)構(gòu)(altera)或多路選擇器結(jié)構(gòu)(actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時(shí)延過大，造成原始設(shè)計(jì)中同步信號之間發(fā)生時(shí)序偏移。同時(shí)，如果電路較大，需要經(jīng)過劃分才能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。時(shí)延問題是 asic設(shè)計(jì)當(dāng)中常見的問題，要精確地控制電路的時(shí)延是非常困難的，特別是在像fpga/cpld這樣的可編程邏輯當(dāng)中。(3).fpga的容量和i/o數(shù)目都是有限的，因此，一個(gè)較大的電路必須經(jīng)過邏輯劃分(logic partition)才能用多個(gè)fpg

17、a芯片實(shí)現(xiàn)，劃分算法的優(yōu)劣直接影響設(shè)計(jì)的性能。(4).由于目標(biāo)系統(tǒng)的pcb板的修改代價(jià)很高，用戶一般希望能夠在固定引出端分配的前提下對電路進(jìn)行修改。但在芯片利用率提高，或者芯片i/o引出端很多的情況下，微小的修改往往會(huì)降低芯片的布通率。(5).早期的fpga芯片不能實(shí)現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。最新的一些fpga產(chǎn)品集成了通用的ram結(jié)構(gòu)。但這種結(jié)構(gòu)要么利用率不高，要么不完全符合設(shè)計(jì)者的需要。這種矛盾來自于fpga本身的結(jié)構(gòu)局限性，短期內(nèi)很難得到很好的解決。(6).盡管fpga實(shí)現(xiàn)了asic設(shè)計(jì)的硬件仿真，但是由于fpga和門陣列、標(biāo)準(zhǔn)單元等傳統(tǒng)asic形式的延時(shí)特性不盡相同，在將f

18、pga設(shè)計(jì)轉(zhuǎn)向其它 asic設(shè)計(jì)時(shí)，仍然存在由于延時(shí)不匹配造成設(shè)計(jì)失敗的可能性。針對這個(gè)問題，國際上出現(xiàn)了用fpga數(shù)組對asic進(jìn)行硬件仿真的系統(tǒng)(如quickturn公司的硬件仿真系統(tǒng))。這種專用的硬件仿真系統(tǒng)利用軟硬件結(jié)合的方法，用 fpga數(shù)組實(shí)現(xiàn)了asic快速原型，接入系統(tǒng)進(jìn)行測試。該系統(tǒng)可以接受指定的測試點(diǎn)，在fpga數(shù)組中可以直接觀測(就像軟件模擬中一樣)，所以大大提高了仿真的準(zhǔn)確性和效率。2.2vhdl（硬件描述語言）vhdl是硬件描述語言的一種，對系統(tǒng)硬件的描述功能很強(qiáng)而語法又比較簡單。因?yàn)関hdl具有強(qiáng)大的行為描述能力，使得設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，只需進(jìn)行電子系統(tǒng)的設(shè)計(jì)和

19、性能優(yōu)化3；方便邏輯仿真與調(diào)試。目前，vhdl作為ieee的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多eda公司的支持，在電子工程領(lǐng)域已經(jīng)成為事實(shí)上通用硬件描述語言。vhdl語言與其它hdl語言相比有一些自己的特色，下面作一簡要說明。(1)設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。vdhl語言可以支持自上而下 ( top_down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語言結(jié)構(gòu)，可用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨機(jī)電路的設(shè)計(jì)5。其范圍之廣是其它hdl語言所不能比擬的。此外，vhdl語言可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。(2)系統(tǒng)硬件描述能力強(qiáng)。vhd

20、l語言具有多層次的設(shè)計(jì)描述功能，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路，支持設(shè)計(jì)庫和可重復(fù)使用的組件生成，它支持階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建10。vhdl語言能進(jìn)行系統(tǒng)級的硬件描述是它的一個(gè)最突出的優(yōu)點(diǎn)。(3)可以進(jìn)行與工藝無關(guān)編程。vhdl語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入描述與工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^時(shí)。與工藝技術(shù)有關(guān)的參數(shù)可通過vhdl提供的類屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類屬參數(shù)即可。(4)vhdl語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用12。vhdl既是ieee承認(rèn)的標(biāo)準(zhǔn)，故vhdl的設(shè)計(jì)描述可以被不同的eda設(shè)計(jì)工具所支持。從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工

21、具移植到另一個(gè)綜合工具，從一個(gè)工作平臺移植到另一個(gè)工作平臺去執(zhí)行。這意味著同一個(gè)vhdl設(shè)計(jì)描述可以在不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。另外，vhdl語言的語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。(5)方便asic移植。vhdl語言的效率之一，就是如果你的設(shè)計(jì)是被綜合到一個(gè) cpld或fpga的話，則可以使你設(shè)計(jì)的產(chǎn)品以最快速度上市。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用vhdl進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成電路(asic)來實(shí)現(xiàn)，僅僅需要更換不同的庫重新進(jìn)行綜合。由于vhdl是一個(gè)成熟的定義型語言，可以確保asic廠商交付優(yōu)良質(zhì)量的器件產(chǎn)品。此外，由

22、于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)，仍可以采用原來的vhdl代碼。2.3 eda技術(shù)eda是電子設(shè)計(jì)自動(dòng)化（electronic design automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（cad）、計(jì)算機(jī)輔助制造（cam）、計(jì)算機(jī)輔助測試（cat）和計(jì)算機(jī)輔助工程（cae）的概念發(fā)展而來的4。eda技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在eda軟件平臺上，用硬件描述語言vhdl完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。eda技術(shù)是以計(jì)算機(jī)為工具完成數(shù)字系統(tǒng)的邏輯綜合、布

23、局布線和設(shè)計(jì)仿真等工作。電路設(shè)計(jì)者只需要完成對系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行系統(tǒng)處理，最后得到設(shè)計(jì)結(jié)果，并且修改設(shè)計(jì)方案如同修改軟件一樣方便。利用eda工具可以極大地提高設(shè)計(jì)效率15。利用硬件描述語言編程來表示邏輯器件及系統(tǒng)硬件的功能和行為，是eda設(shè)計(jì)方法的一個(gè)重要特征。eda技術(shù)在現(xiàn)在使用時(shí)越來越廣泛，學(xué)習(xí)eda也是刻不容緩。2.4 quartus iiquartusii是altera提供的fpga/cpld開發(fā)集成環(huán)境，altera是世界上最大的可編程邏輯器件供應(yīng)商之一。quartusii在21世紀(jì)初推出，是altera前一代fpga/cpld集成開發(fā)環(huán)境max+plusii的更

24、新?lián)Q代產(chǎn)品，其界面友好，使用便捷。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。altera的quartusii提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（sopc）設(shè)計(jì)的綜合性環(huán)境和sopc開發(fā)的基本設(shè)計(jì)工具，并為altera dsp開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成組合環(huán)境。quartusii設(shè)計(jì)工具完全支持vhdl、verilog的設(shè)計(jì)流程，其內(nèi)部嵌有vhdl、verilog邏輯綜合器。quartusii也可利用第三方的綜合工具。同樣，quartusii具備仿真功能，同時(shí)也支持第三方的仿真工具，如modelsim。此外，

25、quartusii與matlab和dsp builder結(jié)合，可以進(jìn)行基于fpga的dsp系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。quartusii包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（analsis & synthesis）、適配器（fitter）、裝配器（assembler）、時(shí)序分析器（timing analyzer）、設(shè)計(jì)輔助模塊（design assistant）、eda網(wǎng)表文件生成器（eda netlist writer）、編輯數(shù)據(jù)接口（compiler database interface）等?？梢酝ㄟ^選擇start compilation來運(yùn)行所有的編譯器模塊，也可以通

26、過選擇start單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇compiler tool（tools菜單），在compiler tool窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在compiler tool窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。此外，quartusii還包含許多十分有用的lpm（library of parameterized modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在sopc設(shè)計(jì)中被大量使用，也可以與quartusii普通設(shè)計(jì)文件一起使用。altera提供的lpm函數(shù)均基于altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以

27、使用一些altera特定器件的硬件功能，如各類片上存儲(chǔ)器、dsp模塊、lvds驅(qū)動(dòng)器、pll以及serdes和ddio電路模塊等。quartusii編譯器支持的硬件描述語言有vhdl(支持vhdl87及vhdl97標(biāo)準(zhǔn))、verilog hdl及ahdl(altera hdl)。quartusii支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與hdl混合輸入設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后，quartusii的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。可以使用quartusii帶有的rtl viewer觀察綜合后的rtl圖。金陵科技學(xué)院學(xué)士學(xué)位論

28、文 第3章 系統(tǒng)整體設(shè)計(jì)3 系統(tǒng)整體設(shè)計(jì) 3.1 系統(tǒng)整體設(shè)計(jì)要求1、測試頻率范圍為：10hz100mhz 的方波2、顯示工作方式：a、用六位bcd七段數(shù)碼管顯示讀數(shù)。 b、能夠?qū)崿F(xiàn)對高位無意義零的消隱。 3.2 系統(tǒng)設(shè)計(jì)原理【2】所謂“頻率”，其實(shí)就是周期性信號在單位時(shí)間(1秒)內(nèi)變化的次數(shù)。如果在一定的時(shí)間間隔t內(nèi)計(jì)數(shù)，計(jì)算可得某周期性信號的重復(fù)變化次數(shù)為n，則該信號的頻率可表達(dá)為：f = n / t .基于這一頻率測量的原理我們可以使用某一單位時(shí)間內(nèi)對被測信號脈沖頻率進(jìn)行計(jì)數(shù)的方法來求得對該信號的頻率測量,并且要使測量結(jié)果盡量精確無誤。具體的實(shí)現(xiàn)過程簡述如下: 首先，我們要將被測信號(方

29、波)加到閘門的輸入端。由一個(gè)高穩(wěn)定的石英振蕩器和一系列數(shù)字分頻器組成了時(shí)基信號發(fā)生器，它輸出時(shí)間基準(zhǔn)(或頻率基準(zhǔn))信號去控制門控電路形成門控信號，門控信號的作用時(shí)間t是非常準(zhǔn)確的(由石英振蕩器決定)。門控信號控制閘門的開與閉，只有在閘門開通的時(shí)間內(nèi)，方波脈沖才能通過閘門成為被計(jì)數(shù)的脈沖由計(jì)數(shù)器計(jì)數(shù)。閘門開通的時(shí)間稱為閘門時(shí)間，其長度等于門控信號作用時(shí)間t。比如，時(shí)間基準(zhǔn)信號的重復(fù)周期為1s，加到閘門的門控信號作用時(shí)間t亦準(zhǔn)確地等于1s，即閘門的開通時(shí)間“閘門時(shí)間”為1s。在這一段時(shí)間內(nèi)，如果計(jì)數(shù)器計(jì)得n=100000個(gè)數(shù)，根據(jù)公式f = n / t，那么被測頻率就是100000hz。如果計(jì)數(shù)式

30、頻率計(jì)的顯示器單位為“khz”，則顯示100.000khz，即小數(shù)點(diǎn)定位在第三位。不難設(shè)想，若將閘門時(shí)間設(shè)為t=0.1s，則計(jì)數(shù)值為10000，這時(shí)，顯示器的小數(shù)點(diǎn)只要根據(jù)閘門時(shí)間t的改變也隨之自動(dòng)往右移動(dòng)一位(自動(dòng)定位)，那么，顯示的結(jié)果為100.00khz。在計(jì)數(shù)式數(shù)字頻率計(jì)中，通過選擇不同的閘門時(shí)間，可以改變頻率計(jì)的測量范圍和測量精度。這就是我的數(shù)字頻率計(jì)的設(shè)計(jì)原理。原來框圖如下圖所示。時(shí)基產(chǎn)生與測頻時(shí)序控制電路待測信號脈沖計(jì)數(shù)電路鎖存與譯碼顯示電路enclrclk1kq0:23z10:6z20:6z30:6z40:6待測信號clk標(biāo)準(zhǔn)時(shí)鐘clk in in圖3.1 數(shù)字頻率計(jì)的組成框圖

31、3.3 系統(tǒng)單元模塊劃分1）分頻器，分頻器用于較高頻率的時(shí)鐘進(jìn)行分頻操作，得到較低頻率的信號在該模塊中我們要將輸入信號分別分頻到4個(gè)不同的頻率段。即將產(chǎn)生用于計(jì)數(shù)控制的時(shí)鐘分別為1hz，10hz，100hz脈沖和1khz的用于七段顯示數(shù)碼管掃描顯示的掃描信號。這是整個(gè)設(shè)計(jì)的基礎(chǔ)模塊，我們必須要完成這個(gè)模塊的設(shè)計(jì)。2）閘門選擇器，當(dāng)上一個(gè)模塊的信號輸入后，用于選擇不同的閘門時(shí)間以及產(chǎn)生后續(xù)的小數(shù)點(diǎn)的顯示位置。這個(gè)模塊的設(shè)計(jì)可以將該頻率測量儀分成幾個(gè)測量檔，對不同頻率范圍的頻率能夠進(jìn)行更精確的測量，使測量結(jié)果更加準(zhǔn)確。3）門控電路，該模塊可以產(chǎn)生用于計(jì)數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號。

32、該模塊與計(jì)數(shù)器模塊和鎖存器模塊共同作用后，可以產(chǎn)生清零，計(jì)數(shù)，鎖存等功能。這個(gè)模塊的成功運(yùn)行也對整個(gè)設(shè)計(jì)起著至關(guān)重要的作用。如果這個(gè)模塊設(shè)計(jì)不好或出錯(cuò)，那么頻率的測量就會(huì)產(chǎn)生很大的誤差。4）計(jì)數(shù)器，該模塊能夠用于對輸入的待測信號進(jìn)行脈沖計(jì)數(shù)，使其能夠?qū)⑺鶞y得的脈沖計(jì)數(shù)正確的輸出。這是整個(gè)設(shè)計(jì)中必不可少的環(huán)節(jié)。5）鎖存器，該模塊能夠用于對計(jì)數(shù)器輸出數(shù)據(jù)的鎖存，便于后續(xù)譯碼顯示電路的對數(shù)據(jù)進(jìn)行記憶顯示，同時(shí)避免計(jì)數(shù)器清零信號對數(shù)據(jù)產(chǎn)生影響。對整個(gè)模塊的設(shè)計(jì)也是非常重要。設(shè)計(jì)頂層模塊時(shí)要將它與計(jì)數(shù)器模塊相連接。6）譯碼顯示，該模塊能夠用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示、小數(shù)點(diǎn)顯示的輸出信號，同時(shí)

33、要能夠?qū)Ω呶坏臒o意義零進(jìn)行消隱。是整個(gè)系統(tǒng)設(shè)計(jì)的最后環(huán)節(jié)。金陵科技學(xué)院學(xué)士學(xué)位論文 第4章 系統(tǒng)整體設(shè)計(jì)及波形仿真4 系統(tǒng)各個(gè)模塊設(shè)計(jì)及波形仿真4.1 各個(gè)模塊設(shè)計(jì)4.1.1分頻器：將產(chǎn)生用于計(jì)數(shù)控制的時(shí)鐘分別為1hz，10hz，100hz脈沖和1khz的用于七段顯示數(shù)碼管掃描顯示的掃描信號，該電路將產(chǎn)生四個(gè)不同頻率的信號輸出（是為了測量不同頻率段的頻率的測量），因?yàn)殡娐钒迳辖o出了一個(gè)48mhz的晶振，所以我們只需要對48mhz的信號進(jìn)行適當(dāng)分頻即可得到我們所需的四個(gè)不同頻率的信號輸出，我們設(shè)計(jì)一個(gè)輸入為48mhz，有四個(gè)輸出端分別為1hz，10hz和100hz，1khz的分頻器。這個(gè)模塊的主

34、要作用就是將輸入信號分頻到四個(gè)不同頻率的信號輸出。這是實(shí)現(xiàn)不同頻率測量檔的一個(gè)步驟也是最基礎(chǔ)的一個(gè)步驟。圖4.1 分頻器生成的器件圖4.2 分頻器模塊功能仿真圖圖4.3 分頻器模塊時(shí)序仿真圖 由圖4.1可以看出該模塊有有一個(gè)輸入端clk還有4個(gè)輸出端口，分別是clkout1，clkout10，clkout100，clkout1k.由于分頻太大無法顯示仿真結(jié)果,若要看到仿真圖則需要將它的分頻減小。我將程序中clkout1, clkout10,clkout100 clkout1k,分別分頻到8分頻，6分頻，4分頻，2分頻，由圖可知clkout1, clkout10,clkout100 clkout

35、1k的周期分別是clk的8倍，6倍，4倍，2倍。所以仿真波形正確。4.1.2閘門選擇器：用于選擇不同的閘門時(shí)間以及產(chǎn)生后續(xù)的小數(shù)點(diǎn)的顯示位置，在這個(gè)模塊中我們有四個(gè)輸出端和六個(gè)輸入端，其中四個(gè)輸出端中有一個(gè)是頻率輸出端，是通過三個(gè)閘門選擇開關(guān)輸入和三個(gè)輸入頻率決定的，另外三個(gè)輸出端則是用來后面的小數(shù)點(diǎn)控制的，而六個(gè)輸入端中的三個(gè)是上面分頻器的三個(gè)輸出1hz，10hz和100hz，另外三個(gè)是電路板上的撥動(dòng)開關(guān)，用來選擇閘門，控制輸出。該模塊主要是用來選擇不同的閘門時(shí)間以及產(chǎn)生后續(xù)的小數(shù)點(diǎn)的顯示位置。圖4.4 閘門選擇器模塊生成的器件圖4.5閘門選擇器模塊功能仿真圖圖4.6 閘門選擇器模塊時(shí)序仿真

36、圖由以上仿真波形可知，當(dāng)se1，se10，se100，輸入為100時(shí)，此時(shí)為頻率測量的第一檔，dp1,dp2,dp3分別為011，se1，se10，se100，輸入為010時(shí)，此時(shí)為頻率測量的第二檔，dp1,dp2,dp3分別為101，se1， se10， se100，輸入為001時(shí)，此時(shí)為頻率測量的第三檔，dp1,dp2,dp3分別為110。因?yàn)閳D中輸入為010，所以fref與f10hz相同。該模塊將頻率的測量分為幾個(gè)不同測量檔，使其能夠更準(zhǔn)確的測量波形頻率的大小。4.1.3門控電路：產(chǎn)生用于計(jì)數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號，在此模塊中有一個(gè)輸入端和兩個(gè)輸出端，輸入端為上面的閘

37、門選擇器輸出的頻率，兩個(gè)輸出端分別為計(jì)數(shù)器是能控制信號（鎖存器控制信號），和計(jì)數(shù)器清零信號。能夠控制計(jì)數(shù)的開始和結(jié)束。在頂層模塊中與下一個(gè)模塊計(jì)數(shù)器模塊相連接，實(shí)現(xiàn)其功能。該模塊主要功能是產(chǎn)生用于計(jì)數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號。與下一個(gè)模塊連接可以產(chǎn)生清零信號以及鎖存器鎖存信號。圖4.7 門控電路模塊生成的器件圖4.8 門控電路模塊功能仿真圖圖4.9 門控電路模塊時(shí)序仿真圖由該模塊的功能可知，當(dāng)輸入信號為fref時(shí)，輸出信號gat是它的2分頻（這個(gè)設(shè)計(jì)是為了讓測量的時(shí)間控制地更加精準(zhǔn)，使效果更加明顯），當(dāng)輸出信號gat輸出波形后，如果輸入信號 fref,輸入信號gat的值都是0

38、時(shí)，輸出的clr信號則為1，即當(dāng)使能信號為無效0同時(shí)時(shí)鐘為0時(shí)，對計(jì)數(shù)器清0.在其余情況下，輸出信號clr輸出都為0。由圖4.9可知該模塊仿真結(jié)果是正確的，能夠?qū)崿F(xiàn)其功能。4.1.4計(jì)數(shù)器：該模塊用于對輸入的待測信號進(jìn)行脈沖計(jì)數(shù)，并將其計(jì)數(shù)輸出，該模塊實(shí)現(xiàn)的功能是對某一時(shí)間內(nèi)的輸入信號脈沖的計(jì)數(shù)，并且能夠?qū)⒄_的輸出結(jié)果和溢出。該模塊使用上面的門控信號產(chǎn)生的gat信號控制計(jì)數(shù)器的使能端，以實(shí)現(xiàn)計(jì)數(shù)器的定時(shí)計(jì)數(shù)。該模塊是使用六個(gè)十進(jìn)制計(jì)數(shù)器同步并聯(lián)而成的，首先我們設(shè)計(jì)用于并聯(lián)的十進(jìn)制計(jì)數(shù)器。然后再將6個(gè)十進(jìn)制計(jì)數(shù)器并聯(lián)，產(chǎn)生該模塊所需的計(jì)數(shù)器。如圖4.10所示。該模塊的主要功能是用于對輸入的待測

39、信號進(jìn)行脈沖計(jì)數(shù)，計(jì)數(shù)輸出。圖4.10.1 計(jì)數(shù)器模塊器件內(nèi)部結(jié)構(gòu)圖4.10.2 計(jì)數(shù)器模塊生成的器件圖4.11 計(jì)數(shù)器模塊的功能仿真圖圖4.12 計(jì)數(shù)器模塊的時(shí)序仿真圖由該模塊的功能及其仿真圖可知，計(jì)數(shù)器中的數(shù)據(jù)應(yīng)在0到9內(nèi)循環(huán)，當(dāng)數(shù)據(jù)未滿9時(shí)，則進(jìn)行加1計(jì)數(shù)。但是當(dāng)數(shù)據(jù)計(jì)滿后則重新回到0開始計(jì)數(shù)。而且當(dāng)計(jì)數(shù)為9時(shí)（即計(jì)滿時(shí)）能夠產(chǎn)生進(jìn)位信號，進(jìn)位信號1有效。且當(dāng)clr信號為1時(shí)數(shù)據(jù)清0.當(dāng)xlxn-25產(chǎn)生進(jìn)位信號時(shí)同步連接高位使能端，即xlxn-24開始循環(huán)計(jì)數(shù)。所以仿真結(jié)果可知該模塊仿真是正確的。4.1.5鎖存器：該模塊主要用于對計(jì)數(shù)器輸出數(shù)據(jù)的鎖存，便于后續(xù)譯碼顯示電路的對數(shù)據(jù)進(jìn)行記

40、憶顯示，同時(shí)避免計(jì)數(shù)器清零信號對數(shù)據(jù)產(chǎn)生影響。由于前面的計(jì)數(shù)器的輸出為六組四位二進(jìn)制數(shù)和一個(gè)溢出信號，所以我們使用的鎖存器也使用六個(gè)四位鎖存器和一個(gè)一位鎖存器。鎖存器使用下降沿鎖存，即當(dāng)計(jì)數(shù)器的使能信號變?yōu)闊o效的一瞬間我們令鎖存器將數(shù)據(jù)鎖存。主要功能是用于對計(jì)數(shù)器輸出數(shù)據(jù)的鎖存，便于后續(xù)譯碼顯示電路的對數(shù)據(jù)進(jìn)行記憶顯示，同時(shí)避免計(jì)數(shù)器清零信號對數(shù)據(jù)產(chǎn)生影響。圖4.13.1 鎖存器模塊器件內(nèi)部結(jié)構(gòu)圖4.13.2 鎖存器模塊生成的器件圖4.14 鎖存器模塊的功能仿真圖圖4.15 鎖存器模塊的時(shí)序仿真圖由該模塊的功能和仿真結(jié)果可知，在clk下降沿到達(dá)時(shí)，datain能夠?qū)lxn21-25的信號進(jìn)行

41、鎖存。當(dāng)xlxn21-25的輸入為1111，0000，0000,0001,0000,0000時(shí)，datain的輸出為111100000000000100000000。且overin為溢出信號，在clk下降沿到來時(shí)，鎖存器對overin信號進(jìn)行鎖存。輸出為overout信號。所以仿真正確，該模塊能夠?qū)崿F(xiàn)對數(shù)據(jù)的鎖存。4.1.6譯碼顯示：該模塊用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示，小數(shù)點(diǎn)顯示的輸出信號，同時(shí)對高位的無意義零進(jìn)行消隱，該模塊實(shí)現(xiàn)的是對鎖存器鎖存的數(shù)據(jù)進(jìn)行處理并顯示輸出，以及小數(shù)點(diǎn)的不同閘門的輸出顯示，以及電路板上七段顯示譯碼管的掃描信號輸出。其中對鎖存數(shù)據(jù)的處理包括溢出有效時(shí)的數(shù)據(jù)

42、消除，和對高位無意義零的自動(dòng)消隱。主要功能是用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示，小數(shù)點(diǎn)顯示的輸出信號，同時(shí)對高位的無意義零進(jìn)行消隱。圖4.16.1譯碼顯示模塊器件內(nèi)部結(jié)構(gòu)圖4.16.2譯碼顯示模塊生成的器件圖4.17 譯碼顯示模塊功能仿真圖圖4.18 譯碼顯示模塊時(shí)序仿真圖由該模塊仿真圖可知，當(dāng)sel為011時(shí)為第一檔時(shí)，令第四位的數(shù)碼管的小數(shù)點(diǎn)點(diǎn)亮，其他的不亮。當(dāng)sel為010時(shí)為第一檔時(shí)，令第三位的數(shù)碼管的小數(shù)點(diǎn)點(diǎn)亮，其他的不亮。當(dāng)sel為001時(shí)為第一檔時(shí)，令第二位的數(shù)碼管的小數(shù)點(diǎn)點(diǎn)亮，其他的不亮。不符合這三項(xiàng)是無小數(shù)點(diǎn)。當(dāng)接入1khz的時(shí)鐘信號時(shí)， cnt進(jìn)行循環(huán)計(jì)數(shù)，從000到1

43、01循環(huán)計(jì)數(shù)，計(jì)滿則清0，并將cnt賦值給sel。未滿時(shí)則加1計(jì)數(shù)。實(shí)現(xiàn)循環(huán)計(jì)數(shù)的功能。由該模塊仿真圖可知，該仿真結(jié)果正確，此時(shí)該模塊能夠顯示我們所需的頻率。4.2頂層文件：4.2.1 頂層文件原理圖由該頻率測量儀的功能要求，將以上六個(gè)模塊連接成圖4.19，以實(shí)現(xiàn)其頻率測量及顯示的功能。圖4.19 頂層文件原理圖4.2.2頂層文件仿真圖圖4.20 頂層文件功能仿真圖圖4.21 頂層文件時(shí)序仿真圖由頂層文件的功能及其仿真結(jié)果可知，當(dāng)輸入信號sel0，sel1,sel2分別為1，0，1時(shí)且當(dāng)sel 為010時(shí)，此時(shí)dp為0，即小數(shù)點(diǎn)點(diǎn)亮。因?yàn)樾盘杗ect接地，所以一直為0。所以由此可知該頂層模塊的

44、仿真波形正確，能夠正確的顯示測量的頻率。金陵科技學(xué)院學(xué)士學(xué)位論文 結(jié)論 結(jié)論在本次的畢業(yè)設(shè)計(jì)中我對數(shù)字頻率計(jì)進(jìn)行了系統(tǒng)的設(shè)計(jì)。首先我介紹了頻率測量的一般方法，著重介紹數(shù)字測頻原理，利用該數(shù)字測頻原理，通過fpga運(yùn)用vhdl編程，利用fpga(現(xiàn)場可編程門陣列)芯片設(shè)計(jì)了一個(gè)8位數(shù)字式頻率計(jì)，該頻率計(jì)的測量范圍為10hz-100mhz,利用quartus 集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到硬件中，經(jīng)實(shí)際電路測試，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。和傳統(tǒng)的頻率計(jì)相比，利用fpga設(shè)計(jì)的頻率計(jì)簡化了電路板設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系

45、統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計(jì)的趨勢。在本次的畢業(yè)設(shè)計(jì)中，我學(xué)到了許多在課本上學(xué)不到知識，除了對相關(guān)的專業(yè)知識以及相關(guān)的實(shí)驗(yàn)操作進(jìn)行了回顧，還有許多其他的意想不到的收獲，而且在編寫論文的過程中有的圖示自己繪制的，這次學(xué)校的畢業(yè)設(shè)計(jì)不但讓我對本專業(yè)的相關(guān)基礎(chǔ)知識進(jìn)行了很好的復(fù)習(xí)和更好的了解，還讓我對書本上的比較死板的知識進(jìn)行了更深的拓展和延伸，還有畢業(yè)設(shè)計(jì)不但鍛煉了我的動(dòng)手能力，同時(shí)也鍛煉了我獨(dú)立處理問題的能力，還讓我知道想要做好一件事不能只靠自己，如果遇到不會(huì)不懂的東西要及時(shí)問老師和同學(xué)，要自己查閱相關(guān)資料，這樣才能更快地將問題解決。其實(shí)我覺得覺得這次設(shè)計(jì)對我還是有一定困難的。首先，要靠完全靠

46、一個(gè)人編寫程序那是不可能的，因?yàn)閭€(gè)人能力有限，還是很多地方不能獨(dú)自完成，只有查找資料，無論從網(wǎng)上還是圖書館，都要找到對本設(shè)計(jì)有用的資料，但是網(wǎng)上的資料有很多是錯(cuò)的，書上也不是講得很完整，所以還是得靠自己所學(xué)的知識，慢慢去修改，一次一次將做好的程序編譯，直到?jīng)]有錯(cuò)誤為止，這是編程比較困難的地方，也是最重要的地方，我都克服了。其次就是仿真，剛開始的時(shí)候忘記時(shí)序仿真之前要進(jìn)行全編譯，所以老是會(huì)出現(xiàn)一個(gè)錯(cuò)誤，剛開始問同學(xué)，都不知道為什么，后來自己查了資料過后，進(jìn)行多次嘗試，才得到了正確的時(shí)序仿真圖；然后就是功能仿真，也是忘記在進(jìn)行功能仿真之前要生成網(wǎng)表，仿真才不會(huì)出錯(cuò)。但是我知道，每次的錯(cuò)誤對我都是一

47、種激勵(lì)，都是一種提高，這樣才會(huì)發(fā)現(xiàn)自己哪些地方做得不足，才慢慢去改正。然后就是頂層文件的設(shè)計(jì)，雖然編寫好了程序，但是運(yùn)行也會(huì)錯(cuò)誤，原因就是不知道怎么把底層模塊和頂層文件結(jié)合起來，再運(yùn)行，所以才導(dǎo)致這樣的錯(cuò)誤。這讓的畢業(yè)設(shè)計(jì)讓我真正體會(huì)到了畢業(yè)設(shè)計(jì)同平時(shí)的課程設(shè)計(jì)是完全不同的，需要我們有非常清晰的設(shè)計(jì)思路，要知道從哪兒開始，這樣才不會(huì)出現(xiàn)混亂的狀況，也不會(huì)感覺大腦一片空白。對我而言，知識上的收獲重要，精神上的豐收更加可喜。讓我知道了學(xué)無止境的道理。我們每一個(gè)人永遠(yuǎn)不能滿足于現(xiàn)有的成就，人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。挫折是一份財(cái)富，經(jīng)歷是一份擁有。這次的畢業(yè)設(shè)計(jì)必將成為我人

48、生旅途上一個(gè)非常美好的回憶！這次的畢業(yè)設(shè)計(jì)也提高了我對我們專業(yè)的熱情，讓我覺得做好這件事業(yè)不是這么的難，這對我以后進(jìn)入社會(huì)也是有很大的幫助的。金陵科技學(xué)院學(xué)士學(xué)位論文 參考文獻(xiàn)參考文獻(xiàn)1徐輝,王祖強(qiáng),王照君.基于高速串行bcd碼除法的數(shù)字頻率計(jì)的設(shè)計(jì)j. 電子技術(shù)應(yīng)用, 2002, 31(09) : 61672徐成,劉彥,李仁發(fā),等.一種全同步數(shù)字頻率測量方法的研究.電子技術(shù)應(yīng)用j, 2004, 38 (12) : 433侯伯亨,顧新.vhdl 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)(第3版) m .西安: 西安電子科技大學(xué)出版社,19994 雷伏容，李俊，尹霞eda技術(shù)與vhdl程序開發(fā)基礎(chǔ)教程m北

49、京：清華大學(xué)出版社，20105 （美）羅斯 著數(shù)字系統(tǒng)設(shè)計(jì)與vhdlm金明錄，劉倩 譯北京：電子工業(yè)出版社，20056魏忠,蔡勇,雷紅衛(wèi).嵌入式開發(fā)詳解m.電子工業(yè)出版社7馬忠梅.單片機(jī)的c語言應(yīng)用程序設(shè)計(jì)m.北京航空航天大學(xué)出版社.8 王開軍，姜宇柏面向cpld/fpga的vhdl設(shè)計(jì)m北京：機(jī)械工業(yè)出版社，20069常青,陳輝煌.可編程專用集成電路及其應(yīng)用與設(shè)計(jì)實(shí)踐j.國防工業(yè)出版社.10王金明,楊吉斌.數(shù)字系統(tǒng)設(shè)計(jì)與vhdlm.北京:電子工業(yè)出版社,2002,1.11張凌.vhdl 語言在fpga/cpld開發(fā)中的應(yīng)用m.電子工程師,2002.12林明權(quán).vhdl數(shù)字控制系統(tǒng)設(shè)計(jì)范例m.

50、電子工業(yè)出版社,2003.13任曉東,文博.cpld/fpga高級應(yīng)用開發(fā)指南j.電子工業(yè)出版社14 羅力凡基于vhdl的fpga開發(fā)快速入門技巧實(shí)例m北京：人民郵電出版社，200915 姜雪松,張海風(fēng). 可編程邏輯器件和eda設(shè)計(jì)技術(shù)m， 北京：機(jī)械工業(yè)出版社, 2005.9金陵科技學(xué)院學(xué)士學(xué)位論文 附錄附錄1.分頻器源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpinqi is port ( clk : in

51、 std_logic; clkout1 : out std_logic; clkout10 : out std_logic; clkout100 : out std_logic;clkout1k : out std_logic);end fenpinqi;architecture behavioral of fenpinqi issignal cnt1:integer range 1 to 24000000;signal cnt10:integer range 1 to 2400000;signal cnt100:integer range 1 to 240000;signal cnt1k:integer range 1 to 24000;signal c1:std_logic;signal c2:std_logic;signal c3:std_logic;signal c4:std_logic;beginprocess(clk)is begin if clkevent and clk=1 then if cnt124000000 then-對cnt1進(jìn)行計(jì)數(shù)，當(dāng)cnt1未計(jì)滿后對其進(jìn)行加1 cnt1=cnt1+1; elsif cnt1=24000000 then-cnt1計(jì)滿后對其進(jìn)行賦一，并且令c1進(jìn)行