FPGA課程設計(最終版

1、課程設計任務書學生姓名： 專業(yè)班級： 指導教師： 工作單位： 信息工程學院 題 目: 電子琴的設計課程設計目的： FPGA原理與應用課程設計的目的是為了讓學生熟悉基于VHDL語言進行FPGA開發(fā)的全流程，并且利用FPGA設計進行專業(yè)課程理論知識的再現(xiàn)，讓學生體會EDA技術的強大功能，為今后使用FPGA進行電子設計奠定基礎。課程設計內(nèi)容和要求設計內(nèi)容：（1）設計一個八音電子琴。（2）由鍵盤輸入控制音響，同時可自動演奏樂曲。 （3）用戶可以將自己編制的樂曲存入電子琴，演奏時可選擇鍵盤輸入樂曲或者已存入的樂曲。要求每個學生單獨完成課程設計內(nèi)容，并寫出課程設計說明書、說明書應該包括所涉及到的理論部分和

2、充足的實驗結(jié)果，給出程序清單，最后通過課程設計答辯。時間安排：序號階段內(nèi)容所需時間1方案設計1天2軟件設計2天3系統(tǒng)調(diào)試1天4答辯1天合 計5天指導教師簽名： 年 月 日系主任（或責任教師）簽名： 年 月 日目 錄摘 要1Abstract21設計意義和要求31.1設計意義31.2功能要求32方案論證及原理分析42.1實現(xiàn)方案比較42.2樂曲實現(xiàn)原理42.3系統(tǒng)組成及工作原理63系統(tǒng)模塊設計83.1頂層模塊的設計83.2樂曲自動演奏模塊的設計83.3音階發(fā)生器模塊的設計93.4數(shù)控分頻器模塊的設計94程序設計114.1VHDL設計語言和ISE環(huán)境簡介114.2頂層模塊的程序設計124.3樂曲自動

3、演奏模塊的程序設計134.4音階發(fā)生器模塊的程序設計134.5數(shù)控分頻模塊的程序設計145設計的仿真與實現(xiàn)155.1樂曲自動演奏模塊仿真155.2音調(diào)發(fā)生模塊仿真185.3數(shù)控分頻模塊仿真195.4電子琴系統(tǒng)的仿真205.5設計的實現(xiàn)225.6查看RTL視圖235.7查看綜合報告256心得體會317參考文獻328附錄33 摘 要隨著基于FPGA的EDA技術的發(fā)展和應用領域的擴大與深入，EDA技術在電子信息、通信、自動控制用計算機等領域的重要性日益突出。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化

4、、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。此次設計主要是基于VHDL文本輸入法設計樂曲演奏電路，運用VHDL語言對簡易電子琴的各個模塊進行設計，并使用EDA工具對各模塊進行仿真驗證。該系統(tǒng)基于計算機中時鐘分頻器的原理，采用自頂向下的設計方法來實現(xiàn)，通過按鍵輸入來控制音響或者自動演奏已存入的歌曲。系統(tǒng)由樂曲自動演奏模塊、音調(diào)發(fā)生模塊和數(shù)控分頻模塊三個部分組成。選擇手動彈

5、奏模式按鍵時，按下音符鍵后就會選通相應的頻率輸出；選擇自動演奏模式按鍵時，儲存器會將編寫好的音符信息依次取出，去選通各個對應的頻率輸出，實現(xiàn)自動演奏。系統(tǒng)實現(xiàn)是用硬件描述語言VHDL按模塊化方式進行設計，然后進行編程、時序仿真、電路功能驗證，奏出美妙的樂曲（當然由于條件限制，暫不進行功能驗證，只進行編程和時序仿真）。關鍵詞：EDA，VHDL，電子琴，自動演奏AbstractWith the expansion and further FPGA-based EDA technology development and applications, the importance of EDA tec

6、hnology in the field of electronic information, communication, computer and other automatic control have become increasingly prominent. EDA technology is to the computer as a tool designer in the EDA software platform, hardware description language HDL complete the design file and then automatically

7、 done by computer logic compilation, simplification, segmentation, integration, optimization, placement, routing and simulation, until for specific target chip adapter compilation, mapping and logic programming download work. Use of EDA tools, electronic designers from concept, algorithms, protocols

8、, and so began the design of electronic systems, a lot of work can be done by computer and electronic products can be from the circuit design, performance analysis to the entire process of IC layout design or layout of the PCB automatic processing is completed on the computer.The design is mainly ba

9、sed on VHDL text input music performance circuit design, each module using VHDL language of simple flower design, and the use of EDA tools for simulation of each module. The system is based on the principle of the computer clock divider, using top-down design approach to achieve, through the key inp

10、ut to control the sound or song to automatically play has been deposited. System from automatically playing music module, tone generator module and NC divider module three parts. When you select the manual mode after the play button, it will note is pressed the corresponding frequency strobe output;

11、 Select Auto Play mode button, the reservoir will be removed in order to write good music information, each corresponding to the frequency of the strobe output, automatic playing. System implementation is hardware description language VHDL by a modular approach to design, and then programming, timin

12、g simulation, circuit functional verification, play wonderful music (of course, due to constraints, they will not perform functional verification, and timing simulation program only) .Key words: EDA, VHDL, electronic organ, automatic play1設計意義和要求1.1設計意義電子琴作為音樂與科技的產(chǎn)物，在電子化和信息化的時代，為音樂的大眾化做出了很大的貢獻，歌曲的制作

13、大多數(shù)都要由電子琴來完成，然后通過媒介流傳開來，電視劇和電影的插曲、電視節(jié)目音效、甚至手機鈴聲，都很可能包含電子琴的身影。電子琴是數(shù)字電路中的一個典型應用。然而在實際的硬件設計中用到的器件非常多，連線比較復雜，同時會產(chǎn)生比較大的延時，從而造成測量誤差較大，可靠性不好。以EDA工具作為開發(fā)手段，運用VHDL硬件描述語言可以使使整個系統(tǒng)大大簡化，提高了電子琴整體的性能和可靠性。1.2功能要求1）設計一個八音電子琴；2）由鍵盤輸入控制音響，同時可自動演奏樂曲；3）用戶可以將自己編制的樂曲存入電子琴，演奏時可選擇鍵盤輸入樂曲或者已存入的樂曲。2方案論證及原理分析2.1實現(xiàn)方案比較方案一：采用數(shù)字邏輯電

14、路制作，用IC拼湊焊接實現(xiàn)。其特點是直接用現(xiàn)成的IC組合而成，簡單方便，但本系統(tǒng)需用到許多分頻器，這就使得需要用到相當多的IC，從而造成了體積過于龐大，而且連線也會比較復雜。方案二：由單片機來完成設計。可用單片機控制鍵盤的輸入，以及產(chǎn)生相應的頻率信號作為輸出。目前，單片機的功能已比較強大，集成度日益增高且其設計和控制比較容易。但是由于在傳統(tǒng)的單片機設計系統(tǒng)中必須使用許多分立元件組成單片機的外圍電路，如鎖存器，譯碼器等都需要單獨的電路，因此整個系統(tǒng)顯得十分復雜，抗干擾性差，在運行過程中容易死機或進入死循環(huán)，可靠性降低，而功耗費用增高。方案三：采用可編程邏輯器件（FPGA）來完成該設計，將所有器件

15、集成在一塊芯片上，大大減小了電子琴的體積，可靠性和精度都比較好。用VHDL編程實現(xiàn)時更加方便，而且易于進行功能擴展，并可調(diào)試仿真，制作時間大大縮短。綜合分析后我認為，方案三采用FPGA的方法來實現(xiàn)，不僅可以實現(xiàn)按鍵播放音樂和自動播放音樂的要求，有較高的靈敏度和可靠性。并且原理方法和模塊結(jié)構清晰，制作方案比較容易實現(xiàn)，所以我采用方案三作為具體實現(xiàn)方案。2.2樂曲實現(xiàn)原理樂曲都是由一連串的音符組成，按照樂曲的樂譜依次輸出這些音符所對應的頻率，就可以在揚聲器上連續(xù)地發(fā)出各個音符的音調(diào)。為了準確地演奏出一首樂曲，僅僅讓揚聲器能夠發(fā)出聲音是遠遠不夠的，還必須準確地控制樂曲的節(jié)奏，即每個音符的持續(xù)時間。由

16、此可見，樂曲中每個音符的發(fā)音頻率以及音符持續(xù)的時間是樂曲能夠連續(xù)演奏的兩個關鍵因素。樂曲的12平均率規(guī)定：每2個八度音之間的頻率要相差1倍，比如簡譜中的中音2與高音2。在2個八度音之間，又可分為12個半音。另外，音符A(簡譜中的低音5)的頻率為392Hz，音符E到F之間、B到C之間為半音，其余為全音。由此可以計算出簡譜中從低音l至高音1之間每個音符的頻率。簡譜音名與頻率對應關系如表2-1所示：音名頻率/Hz音名頻率/Hz音名頻率/Hz低音1262中音1523高音11047低音2296中音2587高音21175低音3330中音3659高音31319低音4350中音4698高音41397低音539

17、2中音5784高音51568低音6440中音6880高音61760低音7494中音7988高音71976表2-1 簡譜音名與頻率的對應關系 使用一分頻器來產(chǎn)生各音符所需的頻率，但由于各音符對應的頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，所以必須將計算得到的分頻數(shù)四舍五入取整數(shù)。若分頻器時鐘頻率過低，則由于分頻系數(shù)過小，四舍五入取整數(shù)后的誤差較大；若時鐘頻率過高，雖然誤差變小，但分頻數(shù)將會變大。在實際的設計中應綜合考慮這兩方面的因素，在盡量減小頻率誤差的前提下取合適的時鐘頻率。實際上，只要各個音符間的相對頻率關系不變，演奏出的樂曲聽起來都不會走調(diào)。設計的音樂電子琴選取32MHZ的系統(tǒng)時鐘頻率。在數(shù)

18、控分頻器模塊，首先對時鐘頻率進行4分頻，得到8MHZ的輸入頻率，然后再次分頻得到各音符的頻率。由于數(shù)控分頻器輸出的波形是脈寬極窄的脈沖波，為了更好的驅(qū)動揚聲器發(fā)聲，在到達揚聲器之前需要均衡占空比，從而生成各音符對應頻率的對稱方波輸出。這個過程實際上進行了一次二分頻，將脈沖展寬。因此，分頻系數(shù)的計算可以按照下面的方法進行。以中音1為例，對應的頻率值為523Hz，它的分頻系數(shù)應該為： 至于其他音符，可由上式求出對應的分頻系數(shù)，這樣利用程序可以很輕松地得到相應的樂聲。各音名對應的分頻系數(shù)如表2-2所示：音名頻率/Hz分頻系數(shù)音名頻率/Hz分頻系數(shù)中音15237648高音110473820中音2578

19、6920高音211753404中音36596069高音313193032中音46985730高音413972863中音57845102高音515862522中音68804545高音617602272中音79884048高音719762024低音539210204低音64409090表2-2 各音名對應的分頻系數(shù)音符的持續(xù)時間須根據(jù)樂曲的速度及每個音符的節(jié)拍數(shù)來確定。因此，要控制音符的音長，就必須知道樂曲的速度和每個音符所對應的節(jié)拍數(shù)。如果將全音符的持續(xù)時間設為1s的話，那么一拍所應該持續(xù)的時間為0.25秒，則只需要提供一個4HZ的時鐘頻率即可產(chǎn)生四分音符的時長。至于音長的控制，在自動演奏模塊，

20、每個樂曲的音符是按地址存放的，播放樂曲時按4HZ的時鐘頻率依次讀取簡譜，每個音符持續(xù)時間為0.25秒。如果樂譜中某個音符為三拍音長，那又該如何控制呢？其實只要在3個連續(xù)地址存放該音符，這時就會發(fā)三個0.25秒的音長，即持續(xù)了三拍的時間，通過這樣一個簡單的操作就可以控制音長了。2.3系統(tǒng)組成及工作原理2.3.1系統(tǒng)組成 整個系統(tǒng)由樂曲自動演奏模塊、音調(diào)發(fā)生器模塊和數(shù)控分頻器模塊三個部分組成。樂曲自動演奏模塊又包含了鍵盤的編碼，并且設置了一個自動演奏/鍵盤輸入切換auto。樂曲自動演奏模塊的作用是產(chǎn)生發(fā)聲控制輸入信號。音調(diào)發(fā)生器根據(jù)發(fā)聲控制輸入產(chǎn)生獲得音階的分頻預置值（即分頻系數(shù)）。數(shù)控分頻器根據(jù)

21、分頻預置值對FPGA的基準頻率進行分頻，得到與各個音階對應的頻率輸出。系統(tǒng)組成框圖如圖2-1所示。圖2-1系統(tǒng)組成框圖2.3.2系統(tǒng)工作原理系統(tǒng)的基準時鐘脈沖為32MHz，所以在本設計中需要將其進行分頻，以得到所需要的脈沖來發(fā)出相應的音符。鍵盤輸入一共有9個按鍵，除了8個音符對應的按鍵之外，還設置一個自動演奏/鍵盤輸入切換auto，它不是一個單獨的模塊，它和其他按鍵一起包含在樂曲自動演奏模塊中，作用相當于一個開關。當auto=“0”時，選擇自動演奏音樂存儲器里面的樂曲，自動演奏模塊以4Hz的頻率輸出8位發(fā)聲控制輸入信號，再送入音調(diào)發(fā)生器。當8位發(fā)聲控制輸入信號中的某一位為高電平時，則對應某一音

22、階的數(shù)值將在端口tone輸出，該數(shù)值即為該音階的分頻預置值，音調(diào)發(fā)生器還輸出音符顯示信號、高低音顯示信號。最后由數(shù)控分頻模塊按照音調(diào)發(fā)生器輸出的分頻預置值進行分頻，得到存儲的樂曲的音符的頻率，之后由揚聲器輸出對應的聲調(diào)。auto=“1”時，選擇鍵盤輸入的信號，8個按鍵分別對應8個音符，自動演奏模塊將按鍵輸入轉(zhuǎn)化為8位發(fā)聲控制輸入信號送入音調(diào)發(fā)生器，最后通過數(shù)控分頻模塊得到按鍵對應的音符的頻率，之后由揚聲器輸出對應的聲調(diào)。3系統(tǒng)模塊設計3.1頂層模塊的設計VHDL采用的是自頂向下的設計方式，頂層模塊由樂曲自動演奏（automusic），音調(diào)發(fā)生器（tone）和數(shù)控分頻器（speaker）三個模塊

23、組成。其中樂曲自動演奏部分（automusic）又包括了鍵盤編碼，還設置了一個自動演奏/鍵盤輸入切換auto，即當auto=“0”時，選擇自動演奏音樂存儲器里面的樂曲，auto=“1”時，選擇由鍵盤輸入的信號，再對其進行編碼。兩種情況下輸出的都是八位二進制數(shù)，對應音調(diào)發(fā)生器的輸入。圖3-1即是頂層模塊設計原理圖。圖3-1頂層模塊設計原理圖3.2樂曲自動演奏模塊的設計為了實現(xiàn)電子琴的功能要求，需要設計一個自動演奏模塊，該模塊的作用是產(chǎn)生8位發(fā)聲控制輸入index。當auto為“0”或“1”時可以選擇自動演奏或者鍵盤輸入，如果auto為“0”，則由存儲在此模塊中的8位二進制數(shù)來作為發(fā)聲控制輸入in

24、dex，由此便可自動演奏樂曲；當auto為“1”時，則由鍵盤的輸入轉(zhuǎn)化為8位2進制數(shù)作為發(fā)聲控制輸入index。此模塊的VHDL語言中包括三個進程，首先是對基準脈沖進行分頻得到4Hz的脈沖，作為第二個進程的時鐘信號，它的目的是控制每個音階之間的停頓時間，此處便是1/4=0.25s；第二個進程完成自動演奏部分樂曲的地址累加；第3個進程是輸出存儲的自動演奏的樂曲或鍵盤輸入的發(fā)聲控制輸入index。樂曲自動演奏模塊如圖3-2所示。圖3-2樂曲自動演奏模塊3.3音階發(fā)生器模塊的設計音階發(fā)生器的作用是產(chǎn)生獲得音階的分頻預置值。當8位發(fā)聲控制輸入index中的某一位為高電平時，則對應某一音階的數(shù)值將以端口

25、tone輸出，作為獲得該音階的分頻預置值，該值作為數(shù)控分頻器的輸入，來對4MHz的脈沖進行分頻，由此得到每個音階相應的頻率，例如輸入index=，即對應的按鍵是2，產(chǎn)生的分頻系數(shù)便是6920由code輸出對應該音階簡譜的顯示數(shù)碼；由high輸出指示音階高8度的顯示，高電平有效。音階發(fā)生器如圖3-3所示。圖3-3音階發(fā)生器模塊3.4數(shù)控分頻器模塊的設計數(shù)控分頻模塊的目的是對基準脈沖分頻，得到0,1,2,3,4,5,6,7七個音符對應頻率。該模塊的VHDL描述中包含了三個進程。首先對32MHz的基準脈沖進行分頻得到8MHz的脈沖，然后按照tone1輸入的分頻系數(shù)對8MHz的脈沖再次分頻，得到的便是

26、所需要的頻率。而第三個進程的作用是在音調(diào)輸出時再進行二分頻，將脈沖展寬，以使揚聲器有足夠功率發(fā)音。圖3-4數(shù)控分頻器模塊4程序設計4.1VHDL設計語言和ISE環(huán)境簡介4.1.1VHDL語言簡介VHDL是超高速集成電路硬件描述語言，是一種用于電路設計的高級語言。它出現(xiàn)于80年代后期，最初是由美國國防部開發(fā)出來的，是為了供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言 。VHDL主要是應用在數(shù)字電路的設計中。目前，它在中國的應用多數(shù)是用在FPGA/CPLD/EPLD的設計中，同時也被一些實力較為雄厚的單位用來設計ASIC。VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下

27、和基于庫的設計特點。其開發(fā)流程：在頂層用方框圖或硬件語言對電路的行為進行描述后，進行系統(tǒng)仿真驗證和糾錯。再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表。然后通過適配器將網(wǎng)表文件配置于指定的目標器件，產(chǎn)生最終下載文件或配置文件。最后把適配后生成的下載或配置文件通過編程器或編程電纜下載到具體的FPGA/CPLD器件中去，以便進行硬件調(diào)試和驗證，而實現(xiàn)可編程的專用集成電路ASIC的設計。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL系統(tǒng)設計與其他硬件描述語言相比，VHDL具有更強的

28、行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。4.1.2 Xilinx ISE簡介Xilinx 是最大的FPGA/CPLD 生產(chǎn)商之一，其設計開發(fā)的軟件也不斷升級換代，已從Foundation系列發(fā)展到目前的ISE 13.x系列。ISE（Integrated System Configuration）是集成綜合環(huán)境的簡稱，是Xilinx提供的一套工具集，其集成的設計工具可以完成整個FPGA/CPLD的開發(fā)過程。ISE具有強大輔助功能，在編寫代碼時可以使用編寫向?qū)晌募埠湍K框架，也可使用

29、語言模板（Language Templates）幫助編寫代碼。在圖形輸入時可以使用ECS的輔助項幫助設計原理圖。另外，ISE的 Core Generator和 LogiBLOX工具可以方便地生成 IP Core （IP核）與高效模塊為用戶所用，大大減少了設計者的工作量，提高了設計效率與質(zhì)量。 ISE 通過改進綜合、實現(xiàn)等關鍵環(huán)節(jié)的優(yōu)化手段與方法，提高了設計的工作速度，減小了設計消耗的面積，使設計結(jié)果能更好地調(diào)動芯片的內(nèi)部資源，工作更高效。 4.2頂層模塊的程序設計頂層模塊（top）是整個電子琴設計的核心，也是VHDL程序的主程序，其他三個子模塊的源程序都是作為子程序分別實現(xiàn)電子琴的某一功能，而

30、頂層模塊則通過調(diào)用子程序最終實現(xiàn)樂曲演奏的目的，奏出美妙的樂曲。利用VHDL語言COMPONENT將三個模塊組合起來，其中3個模塊和頂層模塊的輸入輸出是一一對應的，比如auto對應handTOauto, tone0對應tone2, spks對應spkout等。設計時采用自頂而下的設計方法，其軟件流程圖如圖4-1所示。圖4-1頂層模塊軟件流程圖4.3樂曲自動演奏模塊的程序設計該模塊的VHDL源程序主要由3個工作進程組成，分別為PULSE0，MUSIC和COM1。PULSE0的作用是判斷自動演奏（鍵盤輸入）的值0或（1），若為0則要將系統(tǒng)時鐘進行8M的分頻，得到4Hz的信號clk2。如果產(chǎn)生了cl

31、k2，那么第二個進程MUSIC就會根據(jù)clk2時鐘完成自動演奏部分樂曲的地址累加。在第三個進程中就根據(jù)地址輸出存儲的樂曲對應的音符的8位發(fā)聲控制輸入index，如果在第一個進程中判斷為鍵盤輸入，在此進程中就將輸入按鍵對應的音符轉(zhuǎn)化為8位發(fā)生控制輸入index。軟件流程圖如4-2所示。圖4-2樂曲自動演奏模塊流程圖4.4音階發(fā)生器模塊的程序設計音階發(fā)生器模塊的作用是產(chǎn)生音階的分頻預置值。該模塊的唯一輸入信號INDEX對應就是自動模塊中最后的輸出INDEX0。音符顯示信號CODE，高低音顯示信號HIGH和音符分頻系數(shù)TONE都是根據(jù)音符輸入確定的。比如我們自定義INDEX第1位為高電平時，它的分頻

32、系數(shù)則為6920，音符顯示信號為,此時高低音顯示0表示非高音。部分源程序如下： CASE INDEX IS WHEN=TONE0=6920;CODE=;HIGHTONE0=4048;CODE=;HIGHTONE0=8191;CODE=;HIGHNew Source.,選擇文件類型為Test Bench Waveform，鍵入文件名“Testautomusic”，單擊“Next”,在本步驟中可以將波形文件與automusic.vhd文件進行關聯(lián)，如圖5-1所示。繼續(xù)單擊“Next”直到完成。圖5-1波形與VHDL文件關聯(lián) 此時，HDL Bencher程序啟動，如圖5-2所示，可以選擇哪一個信號是

33、時鐘信號并可以輸入所需的時序需求，系統(tǒng)時鐘信號為32MHz，但是由于限制只能選擇時鐘周期為32ns，因此仿真時時鐘信號為31.25MHz。圖5-2仿真時間參數(shù)設置 這時出現(xiàn)了如圖5-3所示的波形圖，可以單擊波形圖中的藍色方塊來設置波形電平的高低，并可以拉動仿真時間線。此時設置Auto=“0”，選擇自動演奏。圖5-3 HDL Bencher中輸入波形的設置（2）設計的仿真 單擊Sourcese 窗口中的 testbench，則在 Processes 窗口中顯示 Xilinx ISE Simulator 工具欄，擴展開后，右鍵單擊 Simulator Behavioral Model,選擇Prop

34、erties, 對Simulation Run Time 輸入 10000ns，單擊 OK 按鈕,如圖5-4所示。圖5-4設置Properties雙擊 Processes 窗口中的 Simulate Behavioral Model 對設計進行仿真，在右方窗口彈出仿真結(jié)果的波形，如圖5-5所示。圖5-5仿真結(jié)果及示意（3）仿真結(jié)果分析按照設置輸入系統(tǒng)時鐘信號CLK為31.25MHz，自動演奏AUTO設為0，鍵盤輸入信號INDEX2為0x00。從圖中可以看出，輸出INDEX0是程序中存儲的樂曲的音符。若將ATUO設為1，并設置相應的鍵盤輸入INDEX2，進行仿真如圖5-6所示，輸出INDEX0與

35、鍵盤輸入相同，符合設計要求。（由于輸入頻率太高，實驗條件所限，如按源程序仿真將看不到輸出波形，因此將原脈沖的分頻點和改為4和8）圖5-6仿真結(jié)果示意5.2音調(diào)發(fā)生模塊仿真（1）創(chuàng)建Testbench波形源文件 新建一個Testbench波形源文件，并與tone.vhd文件關聯(lián)，出現(xiàn)如圖5-7所示的波形圖。單擊波形圖中的藍色方塊來設置音符輸入信號INDEX電平的高低，設置音符輸入INDEX7:0從0x01到0x80。圖5-7 HDL Bencher中輸入波形的設置（2）設計的仿真 雙擊 Processes 窗口中的 Simulate Behavioral Model 對設計進行仿真，在右方窗口彈

36、出仿真結(jié)果的波形，如圖5-8所示。圖5-8仿真結(jié)果及示意（3）仿真結(jié)果分析 由仿真結(jié)果圖可以看出，當音符輸入信號INDEX7:0為時，輸出分頻系數(shù)TONE0為7648，輸出音符顯示信號CODE6:0為,高低音顯示信號HIGN為0。并且隨著音符輸入信號INDEX7:0的改變，輸出信號按照程序設定改變，符合設計要求。5.3數(shù)控分頻模塊仿真（1）創(chuàng)建Testbench波形源文件新建一個Testbench波形源文件，并與speaker.vhd文件關聯(lián)，出現(xiàn)如圖5-9所示的波形圖。系統(tǒng)時鐘信號為32MHz，但是由于仿真限制只能選擇時鐘周期為100ns，并且只能設置分頻系數(shù)為TONE10:2047。圖5-

37、9 HDL Bencher中輸入波形的設置（2）設計的仿真 設置分頻系數(shù)為4，TONE1取值為3，雙擊 Processes 窗口中的 Simulate Behavioral Model 對設計進行仿真，在右方窗口彈出仿真結(jié)果的波形，如圖5-10所示。圖5-10仿真結(jié)果及示意（3）仿真結(jié)果分析 由仿真結(jié)果圖可以看出，系統(tǒng)時鐘首先被4分頻，然后根據(jù)分頻系數(shù)再次分頻。此時分頻系數(shù)為4，進行4分頻。最后進行二分頻，將脈沖展寬，以使揚聲器有足夠功率發(fā)音。圖中輸出SPKS的周期為CLK1的32倍，頻率是CLK1的1/32。5.4電子琴系統(tǒng)的仿真（1）創(chuàng)建Testbench波形源文件新建一個Testbenc

38、h波形源文件，并與top.vhd文件關聯(lián)，系統(tǒng)時鐘信號為32MHz，但是由于限制只能選擇時鐘周期為32ns，因此仿真時時鐘信號為31.25MHz。這時出現(xiàn)了如圖5-11所示的波形圖，可以單擊波形圖中的藍色方塊來設置波形電平的高低，并可以拉動仿真時間線。此時設置Auto=“1”，選擇鍵盤輸入。再設置鍵盤輸入INDEX17:0為。圖5-11 HDL Bencher中輸入波形的設置（2）設計的仿真 單擊Sourcese 窗口中的 testbench，則在 Processes 窗口中顯示 Xilinx ISE Simulator 工具欄，擴展開后，右鍵單擊 Simulator Behavioral M

39、odel,選擇Properties, 對Simulation Run Time 輸入 900us，單擊 OK 按鈕,如圖5-12所示。圖5-12設置Properties雙擊 Processes 窗口中的 Simulate Behavioral Model 對設計進行仿真，在右方窗口彈出仿真結(jié)果的波形，如圖5-13所示。圖5-13仿真結(jié)果及示意（3）仿真結(jié)果分析按照設置輸入系統(tǒng)時鐘信號CLK為31.25MHz，AUTO設為1，鍵盤輸入信號INDEX1為。從圖中可以看出，輸出音符顯示信號CODE為，表示為中音5，高低音顯示信號為0，表示為非高音?？梢钥闯鲚敵鲆纛l信號周期為s，因此可以計算出音頻信號

40、頻率約768Hz，與中音5的頻率784Hz相差不大，設計符合要求。當AUTO設置為1時，可以按照程序存儲的曲目以4Hz為節(jié)拍輸出音頻信號，也符合要求。5.5設計的實現(xiàn)（1）在工程的 Sources 窗口，Sources for 選擇 Synthesis/Implementation，并單擊工程的頂層文件top.vhd。（2）在在工程的資源操作窗（Processes），雙擊 Implement Design。（3）當實現(xiàn)設計（Implement Design）運行的過程中，展開實現(xiàn)（Implement Design）的步驟，會看到實現(xiàn)過程中，首先是進行綜合（Synthesis），然后才依次完成實

41、現(xiàn)的步驟。當完成相關操作后，在每個操作步驟前會顯示一個小圖標，表示該步驟的完成情況。（4）當完成這些操作步驟后，生成相應的操作報告供查看。實現(xiàn)操作完成后，再看 design utilization 的 Design Summary 窗口，如圖5-14所示。此窗口中的信息包括資源利用率，在調(diào)試的過中很重要。圖5-14 Design Summary 窗口5.6查看RTL視圖在綜合之后，使用RTL視圖工具，可以讓設計者非常清楚的看到設計的寄存器級的原理圖，從而使設計者能將HDL代碼和實際電路有效的聯(lián)系起來，更容易發(fā)現(xiàn)問題和解決問題，提高設計效率。首先選中要查看RTL視圖的文件top.vhd，然后在P

42、rocess for: top - Behavioral中Synthesize-XST圖標的子菜單中單擊View RTL Schematic圖標可以查看RTL視圖。圖5-15頂層模塊RTL視圖圖5-16頂層模塊RTL視圖圖5-17樂曲自動演奏模塊RTL視圖圖5-18數(shù)控分頻器模塊RTL視圖圖5-19 音階發(fā)生器模塊RTL視圖（上、下）5.7查看綜合報告截取部分綜合報告如下：=* HDL Synthesis *=Performing bidirectional port resolution.INFO:Xst:2679 - Register in unit has a constant valu

43、e of 00000 during circuit operation. The register is replaced by logic.Synthesizing Unit . Related source file is C:/Xilinx91i/Test/top/automusic.vhd.WARNING:Xst:647 - Input is never used.Unit synthesized.Synthesizing Unit . Related source file is C:/Xilinx91i/Test/top/tone.vhd.Unit synthesized.Synt

44、hesizing Unit . Related source file is C:/Xilinx91i/Test/top/speaker.vhd.WARNING:Xst - Property use_dsp48 is not applicable for this technology. Found 1-bit register for signal . Found 4-bit register for signal . Found 4-bit adder for signal created at line 16. Found 15-bit up counter for signal . Found 1-bit register for signal . Found 1-bit register for signal . Found 15-bit comparator less for signal created at line 27. Found 1-bit register for signal . Summary:inferred 1 Counter(s).inferred 8 D-type flip-flop(