EDA技術(shù)課程設(shè)計(jì)報(bào)告簡(jiǎn)易電子琴的設(shè)計(jì)

1、成 績(jī)指導(dǎo)教師：日 期：eda技術(shù)課程設(shè)計(jì)題 目： eda技術(shù)及其應(yīng)用 簡(jiǎn)易電子琴設(shè)計(jì) 姓 名： 院 系： 電子信息工程學(xué)系 專 業(yè)： 通信工程 班 級(jí)： 091班級(jí) 學(xué) 號(hào)： 指導(dǎo)教師： 2012年 1 月eda技術(shù)課程設(shè)計(jì)報(bào)告簡(jiǎn)易電子琴的設(shè)計(jì)（電子信息工程學(xué)系 指導(dǎo)教師：）摘 要 在現(xiàn)代的電子設(shè)計(jì)中，eda技術(shù)已經(jīng)成為一種普遍的工具，它在電子信息、通信、自動(dòng)控制用計(jì)算機(jī)等領(lǐng)域的重要性日益突出。本課程設(shè)計(jì)主要采用eda技術(shù)設(shè)計(jì)一個(gè)簡(jiǎn)易的八音符電子琴，它采用eda作為開發(fā)工具，verilog hdl語(yǔ)言為硬件描述語(yǔ)言，max + plus ii作為程序運(yùn)行平臺(tái)，所開發(fā)的程序通過(guò)調(diào)試運(yùn)行、波形仿

2、真驗(yàn)證，初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。本程序使用的硬件描述語(yǔ)言verilog hdl，既能進(jìn)行面向綜合的電路設(shè)計(jì)，又可用于電路的模擬仿真，能夠在多層次上對(duì)所設(shè)計(jì)的系統(tǒng)加以描述，易學(xué)易用，語(yǔ)言功能強(qiáng)。關(guān)鍵詞 課程設(shè)計(jì)；eda；verilog hdl；電子琴1課程設(shè)計(jì)的目的系統(tǒng)實(shí)現(xiàn)是用硬件描述語(yǔ)言verilog按模塊化方式進(jìn)行設(shè)計(jì)，然后進(jìn)行編程、時(shí)序仿真、電路功能驗(yàn)證，奏出美妙的樂曲。鞏固和運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力，通過(guò)對(duì)一個(gè)簡(jiǎn)易的八音符電子琴的設(shè)計(jì)，進(jìn)一步加深對(duì)計(jì)算機(jī)原理以及數(shù)字電路應(yīng)用技術(shù)方面的了解與認(rèn)識(shí)，進(jìn)一步熟悉數(shù)字電路系統(tǒng)設(shè)計(jì)、制作與調(diào)試的方法和步

3、驟。鞏固所學(xué)課堂知識(shí)，理論聯(lián)系實(shí)際，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力。2課程設(shè)計(jì)的要求（1）設(shè)計(jì)一個(gè)簡(jiǎn)易的八音符電子琴，它可通過(guò)按鍵輸入來(lái)控制音響。（2）演奏時(shí)可以選擇是手動(dòng)演奏（由鍵盤輸入）還是自動(dòng)演奏已存入的樂曲。（3）能夠自動(dòng)演奏多首樂曲，且每首樂曲可重復(fù)演奏。. eda技術(shù)eda是電子設(shè)計(jì)自動(dòng)化（electronic design automation）縮寫，是90年代初從cad（計(jì)算機(jī)輔助設(shè)計(jì)）、cam（計(jì)算機(jī)輔助制造）、cat（計(jì)算機(jī)輔助測(cè)試）和cae（計(jì)算機(jī)輔助工程）的概念發(fā)展而來(lái)的。eda技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言hdl（ hardware descr

4、iption language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的eda工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在eda平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的hdl、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來(lái)。也就是說(shuō)，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目

5、標(biāo)器件fpga/cpld相映射的網(wǎng)表文件。適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如jed文件。適配所選定的目標(biāo)器件（fpga/cpld芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。.硬件描述語(yǔ)言verilog hdl硬件描述語(yǔ)言hdl是eda技術(shù)中的重要組成部分，常用的硬件描述語(yǔ)言有veriloghdl 、vhdl、system verilog、system c、abel hdl和ahdl等，而verilog hdl和vhdl是當(dāng)前最流行的并成為ieee標(biāo)準(zhǔn)的硬件描述語(yǔ)言。verilog hdl是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言， 并被ieee 采納為

6、ieee1064-1995 、ieee1064-2001、ieee1064-2003標(biāo)準(zhǔn)。verilog hdl可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。verilog hdl適合算法級(jí)（ algorithm） 、寄存器傳輸級(jí)（rtl） 、邏輯級(jí)（logic）、門級(jí)（gate）和開關(guān)級(jí)（transistor）等各個(gè)層次的電路設(shè)計(jì)和描述。verilog hdl和vhdl都是用于電路設(shè)計(jì)的硬件描述語(yǔ)言，并且都已成為ieee標(biāo)準(zhǔn)。verilog hdl早在1983年就已經(jīng)推出，至今已有20多年的應(yīng)用歷史，因而verilog hdl擁有廣泛的設(shè)計(jì)群體，其設(shè)計(jì)資源

7、比vhdl豐富。4.1、hdl的特點(diǎn)1、hdl具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)。hdl支持門級(jí)電路的描述，也支持寄存器傳輸級(jí)電路的描述，還支持以行為算法描述為對(duì)象的電路的描述。2、hdl有良好的可讀性。它可以被計(jì)算機(jī)接受，也容易被讀者理解。用hdl書寫的源文件，既是程序又是文檔，既是工程技術(shù)人員之間交換信息的文件，又可作為合同簽約者之間的文件。3、hdl具有良好的可移植性。作為一種已被ieee承認(rèn)的工業(yè)標(biāo)準(zhǔn)，hdl事實(shí)上已成為通用的硬件描述語(yǔ)言，可以在各種不同的設(shè)計(jì)環(huán)境和系統(tǒng)平臺(tái)中使用。4、使用hdl可以延長(zhǎng)設(shè)計(jì)的生命周期。用hdl描述的硬件電路與工藝無(wú)關(guān)，不會(huì)因工藝而過(guò)時(shí)。與工藝有關(guān)的參

8、數(shù)可以通過(guò)hdl提供的屬性加以描述，工藝改變時(shí)，只需要修改相應(yīng)程序中屬性參數(shù)即可。hdl支持對(duì)大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。hdl可以描述復(fù)雜的電路系統(tǒng)，支持對(duì)大規(guī)模設(shè)計(jì)的分解，由多人、多項(xiàng)目組來(lái)共同承擔(dān)和完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格，為設(shè)計(jì)的再利用提供了有力的支持。5、hdl有利于保護(hù)知識(shí)產(chǎn)權(quán)。用hdl設(shè)計(jì)的專用集成電路（asic），在設(shè)計(jì)文件下載到集成電路時(shí)可以采用一定保密措施，使其不易被破譯和竊取。5 verilog hdl 設(shè)計(jì)流程圖圖1 verilog hdl 設(shè)計(jì)流程圖6. verilog hdl語(yǔ)言應(yīng)用6.1設(shè)計(jì)要求定義在從事設(shè)計(jì)進(jìn)行編寫verilog hdl代碼之前，必須先對(duì)

9、你的設(shè)計(jì)目的和要求有一個(gè)明確的認(rèn)識(shí)。確定要實(shí)現(xiàn)的功能、對(duì)所需的信號(hào)建立時(shí)間、時(shí)鐘/輸出時(shí)間、最大系統(tǒng)工作頻率、關(guān)鍵的路徑等這些要求，要有一個(gè)明確的定義，然后對(duì)比設(shè)計(jì)，再選擇適當(dāng)?shù)脑O(shè)計(jì)方式和相應(yīng)的器件結(jié)構(gòu)，進(jìn)行設(shè)計(jì)的綜合。6.2用verilog hdl語(yǔ)言進(jìn)行設(shè)計(jì)描述1、應(yīng)決定設(shè)計(jì)方式，設(shè)計(jì)方式一般說(shuō)來(lái)有三種：自頂向下設(shè)計(jì)，自底向上設(shè) 階層的生成，而后一種方式將描述的電路當(dāng)作單模塊電路來(lái)進(jìn)行的。自頂向下的處理方式要求將你的設(shè)計(jì)劃分成不同的功能元件，每個(gè)元件具有專門定義的輸入和輸出，并執(zhí)行專門的邏輯功能。首先生成一個(gè)由各功能元件相互連接形成的頂層模塊來(lái)做成一個(gè)網(wǎng)表，然后再設(shè)計(jì)其中的各個(gè)元件。而自底

10、向上的處理方法正好相反。平坦式設(shè)計(jì)則是指所有功能元件均在同一層和同一圖中詳細(xì)進(jìn)行的。 2、編寫設(shè)計(jì)代碼。編寫verilog hdl語(yǔ)言的代碼與編寫其它計(jì)算機(jī)程序語(yǔ)言的代碼有很大的不同，你必須清醒地認(rèn)識(shí)到你正在設(shè)計(jì)硬件，編寫的verilog hdl代碼必須能夠綜合到采用可編程邏輯器件來(lái)實(shí)現(xiàn)的數(shù)字邏輯之中。懂得eda工具中仿真軟件和綜合軟件的大致工作過(guò)程，將有助于編寫出優(yōu)秀的代碼。6.3用verilog hdl仿真器對(duì)verilog hdl原代碼進(jìn)行功能仿真對(duì)于大型設(shè)計(jì)，采用verilog hdl仿真軟件對(duì)其進(jìn)行仿真可以節(jié)省時(shí)間，可以在設(shè)計(jì)的早期階段檢測(cè)到設(shè)計(jì)中的錯(cuò)誤，從而進(jìn)行修正，以便盡可能地減

11、少對(duì)設(shè)計(jì)日程計(jì)劃的影響。因?yàn)閷?duì)于大型設(shè)計(jì)，其綜合優(yōu)化、配置往往要花費(fèi)好幾個(gè)小時(shí)，在綜合之前對(duì)原代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)和修正錯(cuò)誤的次數(shù)和時(shí)間。但對(duì)于小型設(shè)計(jì)，則往往不需要先對(duì)vhdl原代碼進(jìn)行仿真。6.4對(duì)verilog vhdl原代碼進(jìn)行綜合優(yōu)化處理選擇目標(biāo)器件、輸入約束條件后，verilog hdl綜合優(yōu)化軟件工具將對(duì)verilog hdl原代碼進(jìn)行處理，產(chǎn)生一個(gè)優(yōu)化了的網(wǎng)絡(luò)表，并可以進(jìn)行粗略的時(shí)序仿真。綜合優(yōu)化軟件工具大致的處理過(guò)程如下：首先檢測(cè)語(yǔ)法和語(yǔ)意錯(cuò)誤;然后進(jìn)行綜合處理，對(duì)cpld器件而言，將得到一組工藝專用邏輯方程，對(duì)fpga器件而言，將得到一個(gè)工藝專用網(wǎng)表;最后進(jìn)行優(yōu)

12、化處理，對(duì)cpld的優(yōu)化通常包括將邏輯化簡(jiǎn)為乘積項(xiàng)的最小和式，降低任何給定的達(dá)式所需的邏輯塊輸入數(shù)，這些方程進(jìn)一步通過(guò)器件專用優(yōu)化來(lái)實(shí)現(xiàn)資源配置。對(duì)fpga的優(yōu)化通常也需要用乘積項(xiàng)的和式來(lái)表達(dá)邏輯，方程系統(tǒng)可基于器件專用資源和驅(qū)動(dòng)優(yōu)化目標(biāo)指引來(lái)實(shí)現(xiàn)因式分解，分解的因子可用來(lái)對(duì)實(shí)現(xiàn)的有效性進(jìn)行評(píng)估，其準(zhǔn)則可用來(lái)決定是對(duì)方程序系統(tǒng)進(jìn)行不同的因式分解還是保持現(xiàn)有的因子。準(zhǔn)則通常是指分享共同因子的能力，即可以被暫存，以便于和任何新生成的因子相比較。7.設(shè)計(jì)方案 根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖1所示，它由樂曲自動(dòng)演奏模塊、音調(diào)發(fā)生模塊和數(shù)控分頻模塊三部分組

13、成。圖2 系統(tǒng)的整體組裝設(shè)計(jì)原理圖8.分組模塊的原理(1）樂曲自動(dòng)演奏模塊樂曲自動(dòng)演奏模塊（auto.v）的作用是產(chǎn)生8位發(fā)聲控制輸入信號(hào)/當(dāng)進(jìn)行自動(dòng)演奏時(shí)，由存儲(chǔ)在此模塊中的8位二進(jìn)制數(shù)作為發(fā)聲控制輸入，從而自動(dòng)演奏樂曲。樂曲演奏的原理是這樣的：組成樂曲的每個(gè)音符的頻率值（音調(diào)）及其持續(xù)的時(shí)間（音長(zhǎng)）是樂曲能連續(xù)演奏所需的兩個(gè)基本數(shù)據(jù)，因此只要控制輸出到揚(yáng)聲器的激勵(lì)信號(hào)頻率的高低和持續(xù)的時(shí)間，就可以使揚(yáng)聲器發(fā)出連續(xù)的樂曲聲。圖3 樂曲自動(dòng)演奏模塊仿真圖 當(dāng) auto為“0”時(shí)，由存儲(chǔ)在此模塊中的8位二進(jìn)制數(shù)作為發(fā)聲控制輸入，可自動(dòng)演奏樂曲。（3） 數(shù)控分頻模塊數(shù)控分頻模塊是對(duì)時(shí)基脈沖進(jìn)行分頻

14、，得到與1、2、3、4、5、6、7七個(gè)音符相對(duì)應(yīng)的頻率。圖4 數(shù)控分頻模塊的仿真圖數(shù)控分頻模塊對(duì)時(shí)基脈沖進(jìn)行分頻，得到與1、2、3、4、5、6、7七個(gè)音符對(duì)應(yīng)頻率。該圖輸入系統(tǒng)時(shí)鐘信號(hào)clk1初值為0（各輸出值都是在時(shí)鐘信號(hào)的下降沿有效），音符分頻系數(shù)tone1為00100000即1290hz,驅(qū)動(dòng)揚(yáng)聲器的音頻信號(hào)spks輸出為1。（4） 頂層設(shè)計(jì)頂層模塊由樂曲自動(dòng)演奏（auto），音調(diào)發(fā)生器（tone）和數(shù)控分頻器（fenpin）三個(gè)模塊組成。設(shè)置一個(gè)自動(dòng)演奏/鍵盤輸入切換auto，即當(dāng)auto=“0”時(shí)，選擇自動(dòng)演奏音樂存儲(chǔ)器里面的樂曲，auto=“1”時(shí)，選擇鍵盤輸入的信號(hào)。輸入系統(tǒng)時(shí)鐘

15、信號(hào)clk32mhz初值為0，自動(dòng)演奏信號(hào)handtoauto初值為0，鍵盤輸入信號(hào)index1為00000000；輸出音符信號(hào)code1則為0110000，高低音節(jié)信號(hào)high1變?yōu)?，即高音，音頻信號(hào)spkout即輸出0，輸出為1時(shí)code1變?yōu)?110100，這時(shí)出現(xiàn)10ns的延時(shí)。在仿真時(shí)由于系統(tǒng)各方面原因影響，出現(xiàn)延時(shí)屬于正?，F(xiàn)象。也許是能力不夠，再加上臨近期末時(shí)間較為緊迫，頂層設(shè)計(jì)沒能做出來(lái)，程序在編譯過(guò)程中出錯(cuò)，可是知識(shí)范圍太窄，沒能找出錯(cuò)誤所在，導(dǎo)致頂層的模塊沒能完成，因此也沒有仿真的圖形出來(lái)。9.結(jié)束語(yǔ)到現(xiàn)在為止，簡(jiǎn)易電子琴的設(shè)計(jì)基本上告一段落，雖然由于自身問(wèn)題沒能很好地完成

16、設(shè)計(jì)的要求，但是在設(shè)計(jì)的過(guò)程中，我受益匪淺，自身的知識(shí)能力得到了鍛煉的同時(shí)還對(duì)專業(yè)的認(rèn)識(shí)有了進(jìn)一步的加強(qiáng)。通過(guò)幾天的課程設(shè)計(jì)，我對(duì)數(shù)據(jù)庫(kù)軟件eda技術(shù)、verilog hdl、等系列知識(shí)都有了一定的了解。使用eda技術(shù)開發(fā)頁(yè)面的能力也有了很大提高。這個(gè)程序設(shè)計(jì)讓我學(xué)會(huì)一種新的語(yǔ)言，對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識(shí)，對(duì)我以后的學(xué)習(xí)有很大的幫助。通過(guò)這次的設(shè)計(jì)，我也認(rèn)識(shí)到自己的缺點(diǎn)和不足，如對(duì)專業(yè)理論知識(shí)了解不夠透徹，不能很好地將之運(yùn)用于實(shí)踐中，雖然在暑期的電子設(shè)計(jì)大賽中有過(guò)動(dòng)手能力的增強(qiáng)訓(xùn)練，但是對(duì)于我們電子專業(yè)的學(xué)生，實(shí)踐能力是占非常大的比重的，因此在接下來(lái)的日子里，提高自己的實(shí)踐能力

17、是重點(diǎn)，而且必須加深對(duì)專業(yè)知識(shí)的理解。參考文獻(xiàn)：1曹昕燕、周鳳臣、聶春燕：eda技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) 清華大學(xué)出版社2王金明 數(shù)字系統(tǒng)設(shè)計(jì)與verilog hdl 電子工業(yè)出版社附錄：附錄1：樂曲自動(dòng)演奏源程序清單module auto (clk, auto, clk2, index2, index0); input clk; input auto; output clk2; reg clk2; input7:0 index2; output7:0 index0; reg7:0 index0; reg4:0 count0; always (clk or auto) begin : pulse0

18、reg3:0 count; if (auto = 1b1) begin count = 0; clk2 = 1b0 ; end else if (clk = 1b1) begin count = count + 1; if (count = 4) begin clk2 = 1b1 ; end else if (count = 8) begin clk2 = 1b0 ; count = 0; end end end always (clk2) begin : music if (clk2 = 1b1) begin if (count0 = 31) begin count0 = 0 ; end e

19、lse begin count0 = count0 + 1 ; end end end always (count0 or auto or index2) begin : com1 if (auto = 1b0) begin case (count0) 0 : begin index0 = 8b00000100 ; end 1 : begin index0 = 8b00000100 ; end 2 : begin index0 = 8b00000100 ; end 3 : begin index0 = 8b00000100 ; end 4 : begin index0 = 8b00010000

20、 ; end 5 : begin index0 = 8b00010000 ; end 6 : begin index0 = 8b00010000 ; end 7 : begin index0 = 8b00100000 ; end 8 : begin index0 = 8b10000000 ; end 9 : begin index0 = 8b10000000 ; end 10 : begin index0 = 8b10000000 ; end 11 : begin index0 = 8b00000100 ; end 12 : begin index0 = 8b00000010 ; end 13

21、 : begin index0 = 8b00000010 ; end 14 : begin index0 = 8b00000001 ; end 15 : begin index0 = 8b00000001 ; end 16 : begin index0 = 8b00010000 ; end 17 : begin index0 = 8b00010000 ; end 18 : begin index0 = 8b00001000 ; end 19 : begin index0 = 8b00001000 ; end 20 : begin index0 = 8b00001000 ; end 21 : b

22、egin index0 = 8b00000100 ; end 22 : begin index0 = 8b00000010 ; end 23 : begin index0 = 8b00000010 ; end 24 : begin index0 = 8b00010000 ; end 25 : begin index0 = 8b00010000 ; end 26 : begin index0 = 8b00001000 ; end 27 : begin index0 = 8b00001000 ; end 28 : begin index0 = 8b00000100 ; end 29 : begin

23、 index0 = 8b00000100 ; end 30 : begin index0 = 8b00000010 ; end 31 : begin index0 = 8b00000010 ; end default : begin end endcase end else begin index0 = index2 ; end end endmodule附錄2：音調(diào)發(fā)生源程序清單module tone_a (index, code, high, tone0); input7:0 index; output6:0 code; reg6:0 code; output high; reg high

24、; output10:0 tone0; reg10:0 tone0; always (index) begin : search case (index) 8b00000001 : begin tone0 = 773 ; code = 7b1001111 ; high = 1b1 ; end 8b00000010 : begin tone0 = 912 ; code = 7b0010010 ; high = 1b1 ; end 8b00000100 : begin tone0 = 1036 ; code = 7b0000110 ; high = 1b1 ; end 8b00001000 : begin tone0 = 1116 ; code = 7b1001100 ; high = 1b1 ; end 8b00010000 : begin tone0 = 1197 ; code = 7b0100100 ; high = 1b1 ; end 8b00100000 : begin tone0 = 1290 ; code = 7b0100000 ; high = 1b0 ; end 8b01000000 : begin tone0 = 1372 ; code = 7b0001111 ; high = 1b0 ; end 8b10000000 : begin tone0 = 1410