(ASIC)寄存器分割數(shù)字電路系統(tǒng)思想的探討

1、寄存器分割數(shù)字電路系統(tǒng)思想的探討- 寄存器是一種用來存放二進(jìn)制數(shù)據(jù)或代碼的電路，它在數(shù)字電路中的應(yīng)用十分廣泛，其中用寄存器來分割數(shù)字電路的做法尤為重要。以下將從六個(gè)不同的方面來加以介紹這種思想的應(yīng)用。一、有限狀態(tài)機(jī)有限狀態(tài)機(jī)是指輸出取決于過去輸入部分和當(dāng)前輸入部分的時(shí)序邏輯電路。寄存器在此邏輯電路中是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，我們常稱其為狀態(tài)寄存器。狀態(tài)機(jī)由輸入信號(hào)、輸出信號(hào)、寄存器、狀態(tài)譯碼器和輸出譯碼器構(gòu)成，如圖1所示。狀態(tài)機(jī)可以認(rèn)為是組合邏輯和寄存邏輯的特殊組合。包括兩部分：組合邏輯部分和寄存器邏輯部分。圖1 狀態(tài)機(jī)結(jié)構(gòu)示意圖由于在有限狀態(tài)機(jī)中，狀態(tài)寄存器的下一個(gè)狀態(tài)不僅與輸入信號(hào)有關(guān)，

2、而且還與該寄存器的當(dāng)前狀態(tài)有關(guān)，如圖2很好地說明了這個(gè)問題，所以有限狀態(tài)機(jī)又可以認(rèn)為是組合邏輯和寄存器邏輯的一種組合。圖2 狀態(tài)機(jī)時(shí)序狀態(tài)原理圖所以我們?cè)谠O(shè)計(jì)和分析數(shù)據(jù)通道時(shí)經(jīng)常會(huì)以寄存器作為單元結(jié)點(diǎn)來對(duì)電路進(jìn)行分割。而在調(diào)度完成后需要按照設(shè)計(jì)好的控制步進(jìn)行分配，所以我們應(yīng)當(dāng)特別注意每一個(gè)組合邏輯后面一定要配置一個(gè)寄存器與其搭配。二、形式驗(yàn)證形式驗(yàn)證就是為了證明兩個(gè)設(shè)計(jì)功能的一致性，它已成為一種被逐步接受的驗(yàn)證技術(shù)，它是基于數(shù)學(xué)方法的定理證明，以驗(yàn)證設(shè)計(jì)的邏輯等價(jià)性。其突出優(yōu)點(diǎn)是驗(yàn)證速度快，驗(yàn)證過程不關(guān)心詳細(xì)的結(jié)構(gòu)和電路延時(shí)，如intel公司pentium微處理器的浮點(diǎn)部件采用形式驗(yàn)證方法，i

3、bm公司的powerpc微處理器驗(yàn)證采用形式驗(yàn)證。與靜態(tài)時(shí)序分析類似，形式驗(yàn)證不需要加激勵(lì)，形式驗(yàn)證是對(duì)電路描述本身進(jìn)行分析。從理論上講，一個(gè)電路正確與否，僅取決于電路本身，通過靜態(tài)邏輯推理而實(shí)現(xiàn)，并直接給出“正確”或“錯(cuò)誤”的結(jié)論。形式驗(yàn)證一般用在組合邏輯中的邏輯等價(jià)驗(yàn)證，對(duì)于時(shí)序邏輯電路而言，我們也可以運(yùn)用寄存器分割的思想對(duì)電路進(jìn)行處理，可以通過時(shí)序器件的輸入端向上找到在時(shí)序器件之間的完整的邏輯電路，利用時(shí)序器件對(duì)組合邏輯電路的分割完成整體邏輯驗(yàn)證，達(dá)到可以正常進(jìn)行電路功能的一致性驗(yàn)證的目的。三、靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析的目的是發(fā)現(xiàn)使芯片時(shí)序失效和對(duì)芯片性能起決定作用的電路關(guān)鍵路徑。通過窮

4、舉法抽取整個(gè)設(shè)計(jì)電路的所有時(shí)序路徑，根據(jù)約束條件基于各條時(shí)序路徑，計(jì)算每一條時(shí)序路徑從起始點(diǎn)到終止點(diǎn)是否滿足其建立/保持時(shí)間的要求。起始點(diǎn)一般是前一級(jí)觸發(fā)器的時(shí)鐘端，而終止點(diǎn)一般是后一級(jí)觸發(fā)器的數(shù)據(jù)端。如圖3為時(shí)序路徑示意圖。圖3 時(shí)序路徑示意圖靜態(tài)時(shí)序分析將要分析的電路抽象為有向圖，這個(gè)圖是以各種延遲為邊的權(quán)重，以電路基本存貯單元為節(jié)點(diǎn)，并不考慮電路的邏輯功能。在完全的同步時(shí)序邏輯設(shè)計(jì)中，整個(gè)電路內(nèi)部是通過時(shí)序器件將組合邏輯電路分割而成，信號(hào)在時(shí)鐘節(jié)拍的作用下從源寄存器的輸出端經(jīng)過組合邏輯塊到達(dá)目的寄存器的輸入端。在時(shí)序優(yōu)化方面即寄存器再定時(shí)技術(shù)中，通過在組合邏輯門之間移動(dòng)寄存器來實(shí)現(xiàn)時(shí)序的

5、優(yōu)化。具體做法就是通過移動(dòng)調(diào)整寄存器的位置來將組合邏輯分成具有相等延時(shí)的部分來實(shí)現(xiàn)的。此種技術(shù)在一個(gè)設(shè)計(jì)的某部分邏輯不符合時(shí)序目標(biāo)而另外的部分時(shí)序比較松時(shí)情況下可以很好的體現(xiàn)出它的作用。此種技術(shù)就是通過在邏輯電路中插入寄存器，使寄存器可自暫存上一次的的計(jì)算結(jié)果，從而可以達(dá)到對(duì)時(shí)鐘周期的充分利用。這也是寄存器分割電路的一種體現(xiàn)形式之一。四、數(shù)據(jù)通道流水線流水線技術(shù)是把指令劃分為多個(gè)步驟，充分利用數(shù)據(jù)通路上的電路部件的每個(gè)周期，并行處理多條指令，以最大限度的開發(fā)電路的潛能。一般的指令操作我們可以把它劃分為以下幾個(gè)步驟：if：取指令id：指令譯碼exe：指令執(zhí)行mem：存貯訪問wb：回寫寄存器在沒有

6、利用流水線技術(shù)時(shí)，在此系統(tǒng)中我們通常只能處理一個(gè)數(shù)據(jù)，在此數(shù)據(jù)沒有處理完成之前不能有其它數(shù)據(jù)進(jìn)入此系統(tǒng)中進(jìn)行處理。數(shù)據(jù)通道流水線可以處理密集指令或數(shù)據(jù)的數(shù)字電路。在高采樣率的數(shù)字邏輯電路中，應(yīng)用了寄存器分割數(shù)字電路的思想，通過在各個(gè)部分之間插入寄存器，并使其暫存中間數(shù)據(jù)，減小兩次數(shù)據(jù)傳輸?shù)臅r(shí)間間隔，使在一個(gè)邏輯系統(tǒng)中可以同時(shí)處理多個(gè)數(shù)據(jù)，增加了并行性，提高了數(shù)據(jù)的吞吐量，從而可以達(dá)到提高效率的效果。五、rtl功耗分析在asic設(shè)計(jì)中，隨著工藝尺寸的縮小，功耗問題越來越為突出，功耗降到最低已經(jīng)日益成為ic設(shè)計(jì)的首要目標(biāo)。集成電路的低功耗設(shè)計(jì)分為系統(tǒng)級(jí)、rtl(寄存器傳輸)級(jí)、門級(jí)、電路級(jí)四個(gè)層次

7、，而在這其中，寄存器傳輸級(jí)的低功耗設(shè)計(jì)對(duì)優(yōu)化整個(gè)系統(tǒng)功耗的貢獻(xiàn)達(dá)到20%-50%，這是非常巨大的比例。因而，在寄存器傳輸級(jí)進(jìn)行低功耗分析設(shè)計(jì)是非常值得，也是很有必要的。從功耗來源上講，時(shí)序部件引起的功耗歸為動(dòng)態(tài)功耗，因?yàn)闀r(shí)鐘樹由大量的緩沖器和反相器組成，這些門在每個(gè)時(shí)鐘周期都要翻轉(zhuǎn)，因此在ic設(shè)計(jì)中，時(shí)鐘樹的功耗也就是動(dòng)態(tài)功耗相當(dāng)顯著。寄存器傳輸級(jí)的低功耗設(shè)計(jì)方法有很多種，主要介紹常用的設(shè)計(jì)方法有門時(shí)鐘、操作數(shù)隔離。1、門控時(shí)鐘。由于cmos電路的功耗是和頻率有著密切關(guān)系的，因此動(dòng)態(tài)的關(guān)閉處于空閑狀態(tài)的時(shí)鐘具有明顯的節(jié)電效果。圖4(a)：傳統(tǒng)的設(shè)計(jì) 圖4(b)：增加了門控時(shí)鐘的設(shè)計(jì)。圖4(a)

8、是傳統(tǒng)的設(shè)計(jì)：系統(tǒng)的時(shí)鐘直接接到d觸發(fā)器的時(shí)鐘輸入端，不管什么情況，只要輸入的clock翻轉(zhuǎn)，觸發(fā)器就會(huì)工作，整個(gè)系統(tǒng)也一直不斷的運(yùn)行。而圖4(b)是增加了門控時(shí)鐘的設(shè)計(jì)：當(dāng)系統(tǒng)正常工作時(shí)，譯碼出來的en信號(hào)為高，則觸發(fā)器可以正常鎖存數(shù)據(jù)；當(dāng)系統(tǒng)處于空閑狀態(tài)時(shí)，把en信號(hào)清零，這樣，由于給觸發(fā)器的clock一直保持零，不會(huì)發(fā)生翻轉(zhuǎn)，所以觸發(fā)器不會(huì)鎖存新的數(shù)據(jù)，整個(gè)系統(tǒng)被掛起，系統(tǒng)將進(jìn)入低功耗模式。通過加入門控時(shí)鐘，系統(tǒng)可以有選擇的停止不相關(guān)模塊的時(shí)鐘，以最大程度的節(jié)省動(dòng)態(tài)功耗。2、操作數(shù)隔離。這種方法主要是對(duì)系統(tǒng)中的算術(shù)、邏輯運(yùn)算模塊進(jìn)行低功耗設(shè)計(jì)，其主要思想就是：在不進(jìn)行算術(shù)、邏輯運(yùn)算的時(shí)候

9、，使這些模塊的輸入保持“0”，不讓操作數(shù)進(jìn)來，輸出結(jié)果不會(huì)翻轉(zhuǎn)；而如果進(jìn)行這方面的運(yùn)算時(shí)，再將它們打開。如圖5(a)，一個(gè)加法器的兩個(gè)輸入端沒有經(jīng)過任何邏輯直接進(jìn)入加法器，系統(tǒng)不管是否需要加法運(yùn)算，加法器都一直工作著，輸出不斷翻轉(zhuǎn)著，這對(duì)系統(tǒng)的動(dòng)態(tài)功耗是很大的浪費(fèi)，而且數(shù)據(jù)總線越寬浪費(fèi)的功耗越多；圖5(b) 用操作數(shù)隔離的方法進(jìn)行設(shè)計(jì)：當(dāng)系統(tǒng)不需要加法運(yùn)算的時(shí)候，adder_en信號(hào)為“0”，則加法器的兩個(gè)輸入端都保持“0”， 其輸出不會(huì)發(fā)生任何翻轉(zhuǎn)，不會(huì)產(chǎn)生動(dòng)態(tài)功耗，而如果需要進(jìn)行加法運(yùn)算時(shí)，adder_en變成“1”，加法器正常工作。圖5(a)：最基本的加法器設(shè)計(jì) 圖5(b)：采用操作數(shù)隔

10、離方法設(shè)計(jì)的加法器。當(dāng)對(duì)系統(tǒng)里所有的算術(shù)、邏輯運(yùn)算單元都用上這種方法必然會(huì)對(duì)系統(tǒng)的動(dòng)態(tài)功耗有很大的優(yōu)化，在芯片面積方面，如圖3b所示的，所增加的邏輯僅僅是幾個(gè)多路器而已。六、測(cè)試邊界掃描測(cè)試是通過在芯片的每個(gè)i/ o 腳附加一個(gè)邊界掃描單元以及一些附加的測(cè)試控制邏輯實(shí)現(xiàn)的，邊界掃描單元主要是由寄存器組成。在此電路中，擁有兩種數(shù)據(jù)寄存器。分別是邊界掃描寄存器和旁通寄存器。當(dāng)我們選定一個(gè)掃描路徑后，其他的路徑會(huì)變?yōu)楦咦钁B(tài)。圖6邊界掃描測(cè)試基本原理邊界掃描寄存器是由圍繞ic 管腳的一系列的邊界掃描單元組成，我們可以通過它實(shí)現(xiàn)測(cè)試管腳信號(hào)的輸入、輸出；它由兩個(gè)寄存器構(gòu)成分別可以稱為clockdr和updatadr，其中clockdr寄存器是串行輸入或輸出信號(hào)，而updatedr寄存器是并行更新的，從而形成了串行操作多個(gè)周期，并行操作一個(gè)周期的操作模式，及數(shù)據(jù)在幾個(gè)周期內(nèi)把信號(hào)通過串行輸入到每個(gè)