華為FPGA設(shè)計(jì)流程指南

1、fpg破計(jì)流程指南 z 、.刖b本部門(mén)所承擔(dān)的 fpga 設(shè)計(jì)任務(wù)主要是兩方面的作用：系統(tǒng)asic 的原型驗(yàn)證。編寫(xiě)本流程的目的是：在于規(guī)范整個(gè)設(shè)計(jì)流程，實(shí)現(xiàn)開(kāi)發(fā)的合理性、一致性、高效性。形成風(fēng)格良好和完整的文檔。實(shí)現(xiàn)在 fpga 不同廠家之間以及從fpga 到 asic 的順利移植。便于新員工快速掌握本部門(mén) fpga 的設(shè)計(jì)流程。由于目前所用到的 fpga 器件以 altera 的為主，所以下面的例 子 也 以 altera 為 例 工 具 組 合 為 modelsim +leonardospectrum/fpgacompilerii + quartus ， 但原則和方法對(duì)于其他廠家和工具也

2、是基本適用的。1 .基于hdl的fpga設(shè)計(jì)流程概述1.1 設(shè)計(jì)流程圖(1)設(shè)計(jì)定義(2) hdl實(shí)現(xiàn)邏輯綜合器邏輯仿真器(3)功能仿真 邏輯仿真器(4)邏輯綜合(5)前仿真(6)布局布線fpga廠家工具(8)靜態(tài)時(shí)序分析(7)后仿真邏輯仿真器(9)在系統(tǒng)測(cè)試說(shuō)明:邏輯仿真器主要指modelsim, verilog-xl等。邏輯綜合器主要指leonardospectrum、synplify、fpgaexpress/fpga compiler 等。fpga 廠家工具指的是如 altera 的 max+plusii、quartusii,xilinx 的 foundation、alliance、is

3、e4.1 等。1.2關(guān)鍵步驟的實(shí)現(xiàn)1.2.1 功能仿真調(diào)用模塊的行為仿真模型邏輯仿真器說(shuō)明:“調(diào)用模塊的行為仿真模型”指的是 rtl代碼中引用的由廠家提供的宏模塊/ip,如altera提供的lpm庫(kù)中的乘法器、存儲(chǔ) 器等部件的行為模型。1.2.2 邏輯綜合調(diào)用模塊的黑盒子接口邏輯綜合器說(shuō)明：“調(diào)用模塊的黑盒子接口”的導(dǎo)入，是由于 rtl代碼調(diào)用了 一些外部模塊，而這些外部模塊不能被綜合或無(wú)需綜合， 但邏輯 綜合器需要其接口的定義來(lái)檢查邏輯弁保留這些模塊的接口。1.2.3 前仿真調(diào)用模塊的 行為仿真模型測(cè)試程序(test bench)邏輯仿真器說(shuō)明：一般來(lái)說(shuō)，對(duì) fpga設(shè)計(jì)這一步可以跳過(guò)不做，

4、但可用于 debug綜合有無(wú)問(wèn)題。1.2.4 布局布線邏輯綜合器下載/編程文件1.2.5 后仿真（時(shí)序仿真）2. verilog hdl 設(shè)計(jì)基于將來(lái)設(shè)計(jì)轉(zhuǎn)向 asic的方便，本部門(mén)的設(shè)計(jì)統(tǒng)一采用 verilog hdl ,但針對(duì)混合設(shè)計(jì)和混合仿真的趨勢(shì)，所有開(kāi)發(fā)人 員也應(yīng)能讀懂vhdl overilog hdl的學(xué)習(xí)可參考12。2.1 編程風(fēng)格(coding style )要求2.1.1 文件(1)每個(gè)模塊(module) 一般應(yīng)存在于單獨(dú)的源文件中,通常源文件名與所包含模塊名相同。（ 2） 每個(gè)設(shè)計(jì)文件開(kāi)頭應(yīng)包含如下注釋內(nèi)容：年份及公司名稱。作者。文件名。所屬項(xiàng)目。頂層模塊。模塊名稱及其描

5、述。修改紀(jì)錄。請(qǐng)參考標(biāo)準(zhǔn)示例程序3 。2.1.2 大小寫(xiě)（ 1） 如無(wú)特別需要，模塊名和信號(hào)名一律采用小寫(xiě)字母。（2）為醒目起見(jiàn)，常數(shù)（define定義）/參數(shù)（parameter定義）采用大寫(xiě)字母。2.1.3 標(biāo)識(shí)符（ 1） 標(biāo)識(shí)符采用傳統(tǒng)c 語(yǔ)言的命名方法，即在單詞之間以二 分開(kāi)，如： max_delay、data_size等等。（ 2） 采用有意義的、能反映對(duì)象特征、作用和性質(zhì)的單詞命名標(biāo)識(shí)符，以增強(qiáng)程序的可讀性。（ 3） 為避免標(biāo)識(shí)符過(guò)于冗長(zhǎng)，對(duì)較長(zhǎng)單詞的應(yīng)當(dāng)采用適當(dāng)?shù)目s寫(xiě)形式，如用buff代替bufferena代替enableaddr代替address等。2.1.4 參數(shù)化設(shè)計(jì)為了源

6、代碼的可讀性和可移植性起見(jiàn)，不要在程序中直接寫(xiě)特定數(shù)值，盡可能采用define語(yǔ)句或paramater語(yǔ)句定義常數(shù)或參數(shù)。2.1.5 空行和空格（ 1） 適當(dāng)?shù)卦诖a的不同部分中插入空行，避免因程序擁擠不利閱讀。（ 2） 在表達(dá)式中插入空格，避免代碼擁擠，包括：賦值符號(hào)兩邊要有空格；雙目運(yùn)算符兩邊要有空格；單目運(yùn)算符和操作數(shù)之間可沒(méi)有空格，示例如下：a=b;c=a+b;if （a = b） then .a=a& c;2.1.6 對(duì)齊和縮進(jìn)（ 1） 不要使用連續(xù)的空格來(lái)進(jìn)行語(yǔ)句的對(duì)齊。（ 2） 采用制表符tab 對(duì)語(yǔ)句對(duì)齊和縮進(jìn)， tab 鍵采用 4 個(gè)字符寬度 ，可在編輯器中設(shè)置。（ 3） 各

7、種嵌套語(yǔ)句尤其是if.else 語(yǔ)句，必須嚴(yán)格的逐層縮進(jìn)對(duì)齊。2.1.7 注釋必須 加入詳細(xì)、清晰的注釋行以增強(qiáng)代碼的可讀性和可移植性，注釋內(nèi)容占代碼篇幅不應(yīng)少于 30%。2.1.8 參考 c 語(yǔ)言的資料要形成良好的編程風(fēng)格，有許多細(xì)節(jié)需要注意，可以參考資料4 ，雖然它是針對(duì)c 語(yǔ)言的討論，但由于 verilog hdl 和 c語(yǔ)言的形式非常近似，所以里面提到的很多原則都是可以借鑒的。2.1.9 可視化設(shè)計(jì)方法為提高設(shè)計(jì)效率和適應(yīng)協(xié)同設(shè)計(jì)的方式，可采用可視化的設(shè)計(jì)方法， mentor grahpics 的 renoir 軟件提供了非常好的設(shè)計(jì)模式。2.2 可綜合設(shè)計(jì)用 hdl 實(shí)現(xiàn)電路，設(shè)計(jì)人

8、員對(duì)可綜合風(fēng)格的 rtl 描述的掌握不僅會(huì)影響到仿真和綜合的一致性， 也是邏輯綜合后電路可靠性和質(zhì)量好壞最主要的因素，對(duì)此應(yīng)當(dāng)予以充分的重視。學(xué)習(xí)可綜合的 hdl 請(qǐng)參考 56 7 。學(xué)習(xí)設(shè)計(jì)的模塊劃分請(qǐng)參考8 。2.3 設(shè)計(jì)目錄采用合理、 條理清晰的設(shè)計(jì)目錄結(jié)構(gòu)有助于提高設(shè)計(jì)的效率、可維護(hù)性。建議采用類(lèi)似下面的目錄結(jié)構(gòu):(1)(2)（源代碼）（綜合）（仿真）（布局布線）（源代碼）（仿真）（綜合）（布局布線）（布局布線）（綜合）（仿真）（源代碼）3. 邏輯仿真考慮到性能和易用性，首選的邏輯仿真器是mentor graphics的 modelsim 。3.1 測(cè)試程序（ test bench ）

9、測(cè)試程序?qū)τ谠O(shè)計(jì)功能和時(shí)序的驗(yàn)證有著舉足輕重的影響，測(cè)試激勵(lì)的完備性和真實(shí)性是關(guān)鍵所在，有以下原則須遵循：（ 1） 測(cè)試激勵(lì)輸入和響應(yīng)輸出采集的時(shí)序應(yīng)當(dāng)兼顧功能仿真（無(wú)延時(shí)）和時(shí)序仿真（有延時(shí)）的情況。（ 2） 對(duì)于周期較多的測(cè)試，為提高效率，盡可能采用程序語(yǔ)句來(lái)判斷響應(yīng)與標(biāo)準(zhǔn)結(jié)果是否一致，給出成功或出錯(cuò)標(biāo)志，而不是通過(guò)觀察波形來(lái)判斷。（ 3） 采用基于文件的測(cè)試是很好的辦法， 即由 matlab 或 spw等系統(tǒng)工具產(chǎn)生測(cè)試數(shù)據(jù)，測(cè)試程序?qū)⑵渥x入產(chǎn)生激勵(lì)，再把響應(yīng)結(jié)果寫(xiě)入到文件，再交給上述工具進(jìn)行處理或分析。（ 4） 仿真器支持幾乎所有的 verilog hdl 語(yǔ)法， 而不僅僅是常用的 r

10、tl 的描述， 應(yīng)當(dāng)利用這一點(diǎn)使測(cè)試程序盡可能簡(jiǎn)潔、清楚，篇幅長(zhǎng)的要盡量采用 task 來(lái)描述。3.2 使用預(yù)編譯庫(kù)在進(jìn)行功能仿真和后仿真時(shí)都需要某些模塊的行為仿真模型和門(mén)級(jí)仿真模型，如 altera quartus里的220model.v （lpm模塊行為仿真模型）和apex20ke_atoms.v（ 20ke系列門(mén)級(jí)仿真模型）, 為避免在不同的設(shè)計(jì)目錄中多次編譯這些模型， 應(yīng)當(dāng)采用一次編 譯，多次使用的方法。具體做法如下（以 20ke門(mén)級(jí)庫(kù)為例）：1：在某個(gè)工作目錄下新建一庫(kù)名 apex20ke ,將 apex20ke_atoms.v 編譯至 u其中。2：在圖形界面中的load desig

11、n對(duì)話框中裝入仿真設(shè)計(jì)時(shí)，在verilog標(biāo)簽下指定預(yù)編譯庫(kù)的完整路徑。（見(jiàn)下圖）vhpl | vtril ng drdelai selection typ .iadditional search libraries:d:/work/afceia_3：imlib/apex20ke士jbrowse.removepulse optionsother optionsem2回國(guó)1旦1庖國(guó): i ap ex2 oke_asynch_jnem. ap ez2 ok&_asynch_p t ermi . i ap eie；2 okfec am白*2nk.坳m_, j ap ax2 oka dprwnlibi

12、a. dikarkaltera_sirnbbapex20ke搜尋q.）己 dp 電：szqk。rcjcgti森1 0口l librury_im_rjf e ：a11 11111 i!timrmliim iiimibie1-iiiia| andl一andl6a.paync h_i oj apx20k a.synch icall口3 1弓4. 邏輯綜合目前可用的 fpga 綜合 工具有 mentor graphics的leonardospectrum， synplicity 的 synplify 和 synopsys 的 fpgacompilerii/fpga express， leonardos

13、pectrum 由于性能和速度最好，成為我們首選的綜合器， fpga compilerii/fpga express 由于可以和 design compiler 代碼兼容也可用。見(jiàn)參考94.1 邏輯綜合的一些原則hdl 代碼綜合后電路質(zhì)量的好壞主要取決于三個(gè)方面： rtl實(shí)現(xiàn)是否合理、對(duì)廠家器件特點(diǎn)的理解和對(duì)綜合器掌握的程度。參考 10 中有比較全面的討論。4.1.1 關(guān)于 leonardospectrumleonardospectrum 對(duì)綜合的控制能力比較強(qiáng)，但使用也略為復(fù)雜， 故需要在使用前盡量熟悉其功能， 才能取得較好的綜合結(jié)果。當(dāng)出現(xiàn)綜合結(jié)果不能滿足約束條件時(shí)，不要急于修改設(shè)計(jì)源文件

14、，應(yīng)當(dāng)通過(guò)綜合器提供的時(shí)序和面積分析命令找出關(guān)鍵所在，然后更改綜合控制或修改代碼。在leonardospectrum 2000.1b以前的版本輸出的 .v網(wǎng)表都不能用于仿真。4.1.2 大規(guī)模設(shè)計(jì)的綜合分塊綜合當(dāng)設(shè)計(jì)規(guī)模很大時(shí)，綜合也會(huì)耗費(fèi)很多時(shí)間。如果設(shè)計(jì)只更改某個(gè)模塊時(shí)，可以分塊綜合。如有設(shè)計(jì)top.v 包含 a.v 和 b.v兩個(gè)模塊，當(dāng)只修改 a.v 的話，可以先單獨(dú)綜合b.v ，輸出其網(wǎng)表b.edf,編寫(xiě)一個(gè)b模塊的黑盒子接口 b_syn.v,每次修改a.v后只綜合 top.v、 a.v、 b_syn.v， 將綜合后的網(wǎng)表和 b.edf 送去布線，可以節(jié)約綜合b 模塊的時(shí)間。采用腳本

15、命令當(dāng)設(shè)計(jì)規(guī)模比較大時(shí)，綜合控制也許會(huì)比較復(fù)雜，可以考慮采 用 腳 本 控 制 文 件 的 方 式 進(jìn) 行綜 合 控 制 ， modelsim 、 leonardospectrum 和 quartus 都 支 持 tcl ( tool command language) 語(yǔ)言， 采用腳本控制可以提供比圖形界面更靈活和更方便的控制手段。4.1.3 必須重視工具產(chǎn)生的警告信息綜合工具對(duì)設(shè)計(jì)進(jìn)行處理可能會(huì)產(chǎn)生各種警告信息，有些是可以忽略的， 但設(shè)計(jì)者應(yīng)該盡量去除， 不去除必須確認(rèn)每條警告的含義，避免因此使設(shè)計(jì)的實(shí)現(xiàn)產(chǎn)生隱患。這個(gè)原則對(duì)仿真和布局布線同樣適用。4.2 調(diào)用模塊的黑盒子( black b

16、ox )方法使用黑盒子方法的原因主要有兩點(diǎn)：一是 hdl 代碼中調(diào)用了一些fpga 廠家提供的模塊 (如 altera的lpm模塊)或第三方提供的ip,這些模塊不需要綜合，而且有些綜合器也不能綜合 (如 fpga compilerii/fpga express 可以綜合包含 lpm 的代碼而 leonardospectrum 不能) 。因此須提供一個(gè)黑盒子接口給綜合器， 所調(diào)用的模塊到布局布線時(shí)才進(jìn)行連 接。二是方便代碼的移植，由于廠家提供的模塊或第三方提供的ip 通常都是與工藝有關(guān)的，直接在代碼中調(diào)用的話將不利于修改，影響代碼移植。下面以調(diào)用 altera 的 lpm 庫(kù)中的乘法器為例來(lái)說(shuō)明

17、。 調(diào)用這樣一個(gè)模塊需要這樣一個(gè)文件： mult8x8.v (可由 quartus 的megawizer plug-in manager 產(chǎn)生) ，代碼如下： / mult8x8.vmodule mult8x8 (dataa, datab, result);input 7:0 dataa;input 7:0 datab;output 15:0 result;/ exemplar translate_off/ synopsys translate_offlpm_mult lpm_mult_component(.dataa(dataa),.datab(datab),.aclr(1b0),.clock(1b0),.clken(1b0),.sum