基于FPGA的DPSK的調(diào)制與解調(diào)設(shè)計(jì)與仿真

1、基于fpga的dpsk的調(diào)制設(shè)計(jì)與仿真【摘要】隨著市場(chǎng)需求的增長(zhǎng)，集成工藝水平及計(jì)算機(jī)自動(dòng)設(shè)計(jì)技術(shù)的不斷提高，市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求。其中fpga器件以其設(shè)計(jì)靈活、設(shè)計(jì)周期短、設(shè)計(jì)效率高、工作速度快、成本低等優(yōu)點(diǎn)廣泛應(yīng)用于數(shù)字集成電路的設(shè)計(jì)中。因此在數(shù)字頻帶傳輸技術(shù)中可使用fpga來實(shí)現(xiàn)dpsk的調(diào)制與解調(diào)系統(tǒng)的設(shè)計(jì)。本文基于dpsk載波傳輸系統(tǒng)的調(diào)制基本原理，在quartusii軟件上首先用vhdl語言實(shí)現(xiàn)了絕對(duì)碼轉(zhuǎn)相對(duì)碼、cpsk調(diào)制及相對(duì)碼轉(zhuǎn)絕對(duì)碼這幾個(gè)子模塊的設(shè)計(jì)與仿真。并基于dds技術(shù)產(chǎn)生的載波作為輸入將絕對(duì)碼轉(zhuǎn)相對(duì)碼和cpsk調(diào)制子模塊聯(lián)調(diào)后實(shí)現(xiàn)了dpsk調(diào)制系統(tǒng)?！娟P(guān)鍵詞

2、】fpga；dpsk；調(diào)制 目錄第一章 緒論-1 1.1選題背景及意義 -1 1.2 fpga簡(jiǎn)介-11.3 vhdl語言簡(jiǎn)介-2 1.4本文的研究?jī)?nèi)容及目的 -4第二章 dpsk調(diào)制原理 -4 2.1差分相移鍵控的基本原理 -4 2.2 dpsk信號(hào)的產(chǎn)生 -6第三章 dds設(shè)計(jì)原理及fpga的實(shí)現(xiàn) -73.1 dds基本原理簡(jiǎn)介 -73.2 dds原理結(jié)構(gòu)圖和基本參數(shù) -73.3 dds調(diào)頻系統(tǒng)在fpga中的實(shí)現(xiàn)-8第四章 dpsk調(diào)制系統(tǒng)的設(shè)計(jì)與仿真 -94.1 dpsk調(diào)制系統(tǒng)的總體設(shè)計(jì)-94.2 cpsk調(diào)制電路的vhdl建模與程序設(shè)計(jì)-104.2.1 cpsk調(diào)制的vhdl建模-1

3、04.2.2程序及仿真結(jié)果分析-124.3 dpsk調(diào)制電路的vhdl建模與程序設(shè)計(jì)-124.3.1 dpsk調(diào)制電路方框圖模型-124.3.2絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的vhdl程序及仿真結(jié)果分析-13總結(jié) -14參考文獻(xiàn): -15附錄 -1619第一章 緒論1.1 選題背景及意義隨著通信技術(shù)日新月異的發(fā)展，尤其是數(shù)字通信的快速發(fā)展，越來越普及，研究人員對(duì)其相關(guān)技術(shù)投入了極大的興趣。為使數(shù)字信號(hào)能在帶通信道中傳輸，必須用數(shù)字信號(hào)對(duì)載波進(jìn)行調(diào)制，其調(diào)制方式與模擬信號(hào)調(diào)制相類似。根據(jù)數(shù)字信號(hào)控制載波的參量不同也分為調(diào)幅、調(diào)頻和調(diào)相三種方式。因數(shù)字信號(hào)對(duì)載波參數(shù)的調(diào)制通常采用數(shù)字信號(hào)的離散值對(duì)載波進(jìn)行鍵控

4、，故這三種數(shù)字調(diào)制方式被稱為幅移鍵控（ask）、頻移鍵控（fsk）和相移鍵控（psk）。數(shù)字信號(hào)對(duì)載波相位調(diào)制稱為相移鍵控（或相位鍵控），即psk（phase-shift keying）。數(shù)字相位調(diào)制是用數(shù)字基帶信號(hào)控制載波的相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。psk調(diào)制解調(diào)器是衛(wèi)星通信的重要設(shè)備,在調(diào)制解調(diào)器中解調(diào)基帶算法與工程實(shí)現(xiàn)一直是國(guó)內(nèi)研究的重點(diǎn)與難點(diǎn)。也是近年來應(yīng)用日趨廣泛的載波傳輸方式。psk分為絕對(duì)相移和相對(duì)相移。由于絕對(duì)移相方式存在相位模糊問題，所以在實(shí)際中主要采用相對(duì)移相方式。它具有一系列獨(dú)特的優(yōu)點(diǎn)，目前已經(jīng)廣泛應(yīng)用于無線通信中，成為現(xiàn)代通信中一種十分重要的調(diào)制解調(diào)方式

5、。fpga器件是八十年代中期出現(xiàn)的一種新概念,是倍受現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)工程師歡迎的新一代系統(tǒng)設(shè)計(jì)方式。fpga器件可反復(fù)編程，重復(fù)使用，沒有前期投資風(fēng)險(xiǎn)，且可以在開發(fā)系統(tǒng)中直接進(jìn)行系統(tǒng)仿真，也沒有工藝實(shí)現(xiàn)的損耗。因此在小批量的產(chǎn)品開發(fā)、研究場(chǎng)合，成本很低?；赿sp&fpga 嵌入式系統(tǒng)不僅具有其他微處理器和單片機(jī)嵌入式系統(tǒng)的優(yōu)點(diǎn)和技術(shù)特性，而且還可能用并行算法操作，具有高速數(shù)字信號(hào)處理的能力，為實(shí)現(xiàn)系統(tǒng)的實(shí)時(shí)性提供了有利的支持，dsp&fpga單片機(jī)系統(tǒng)必將成為現(xiàn)代電子技術(shù)，計(jì)算機(jī)技術(shù)和移動(dòng)通信技術(shù)的重要支柱。1.2 fpga簡(jiǎn)介fpga（fieldprogrammable gate arra

6、y），即現(xiàn)場(chǎng)可編程門陣列，它是在pal、gal、cpld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內(nèi)部連線（interconnect）三個(gè)部分。fpga的基本特點(diǎn)主要有： （1）采用fpga設(shè)計(jì)asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片；（

7、2）fpga可做其它全定制或半定制asic電路的中試樣片；（3）fpga內(nèi)部有豐富的觸發(fā)器和io引腳；（4）fpga是asic電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一；（5）fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容?？梢哉f，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一2。fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的ram進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成后，fpga進(jìn)入工作狀態(tài)。掉電后，fpga恢復(fù)成白片，內(nèi)

8、部邏輯關(guān)系消失，因此，fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器即可。當(dāng)需要修改fpga功能時(shí)，只需換一片eprom即可。這樣，同一片fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga的使用非常靈活。1.3 vhdl語言簡(jiǎn)介vhdl的英文是very-high-speed integrated circuit hardware description language，誕生于1982年。1987年底，vhdl被ieee和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬

9、件特征的語句外，vhdl的語言形式和描述風(fēng)格與句法是十分類似于一般計(jì)算機(jī)高級(jí)語言。vhdl的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)原件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分為內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計(jì)的基本點(diǎn)。vhdl語言能夠稱為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來，vhdl語言主要有以下優(yōu)點(diǎn)：（1）vhdl語言功能強(qiáng)大，設(shè)計(jì)方式多

10、樣vhdl語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的vhdl語言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，vhdl語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這事其他硬件語言所不能比擬的。vhdl語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方式；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。（2）vhdl語言具有強(qiáng)大的硬件描述能力vhdl語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，vhdl語言也支持慣性

11、延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。vhdl語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。vhdl語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。（3）vhdl語言具有很強(qiáng)的移植能力vhdl語言很強(qiáng)的移植能力主要體現(xiàn)在：對(duì)于同一個(gè)硬件電路的vhdl語言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。（4）vhdl語言的設(shè)計(jì)描述與器件無關(guān)采用vhdl語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)

12、的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，vhdl語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。（5）vhdl語言程序易于共享和復(fù)用vhdl語言采用基于庫（library）的設(shè)計(jì)方法。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用3。由于vhdl語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)

13、周期。1.4本文的研究?jī)?nèi)容及目的本設(shè)計(jì)主要實(shí)現(xiàn)基于fpga的dpsk載波傳輸?shù)臄?shù)字通信系統(tǒng)。與模擬通信系統(tǒng)相比，數(shù)字調(diào)制和解調(diào)同樣是通過某種方式，將基帶信號(hào)的頻譜由一個(gè)頻率位置搬移到另一個(gè)頻率位置上去。不同的是，數(shù)字調(diào)制的基帶信號(hào)不是模擬信號(hào)而是數(shù)字信號(hào)。在大多數(shù)情況下，數(shù)字調(diào)制是利用數(shù)字信號(hào)的離散值實(shí)現(xiàn)鍵控載波，對(duì)載波的幅度，頻率或相位分別進(jìn)行鍵控，便可獲得ask、fsk、psk等。這三種數(shù)字調(diào)制方式在誤碼率，要求信噪比和抗噪聲性能等方面，以psk性能最佳，因而，psk在中、高速傳輸數(shù)據(jù)時(shí)得到廣泛應(yīng)用。在本設(shè)計(jì)中，我們研究基于fpga的dpsk載波調(diào)制的實(shí)現(xiàn)。在設(shè)計(jì)過程，調(diào)制設(shè)計(jì)中,待發(fā)送的

14、數(shù)據(jù)首先通過差分編碼器,將絕對(duì)碼變?yōu)橄鄬?duì)碼,然后通過符號(hào)擴(kuò)展,與余弦波形相乘進(jìn)行dpsk調(diào)制。調(diào)制后的數(shù)據(jù)經(jīng)過數(shù)據(jù)位數(shù)的調(diào)整,送入數(shù)模轉(zhuǎn)換器,轉(zhuǎn)換成模擬信號(hào)后輸出,從而完成調(diào)制部分的工作。通過對(duì)通信原理的回顧和總結(jié)，以及查閱相關(guān)的信源信道編碼以及模數(shù)，數(shù)模轉(zhuǎn)換相關(guān)知識(shí)，達(dá)到設(shè)計(jì)有線相移載波傳輸?shù)哪康?，在不斷學(xué)習(xí)新的知識(shí)以及歸納復(fù)習(xí)老的知識(shí)的同時(shí)，提高自身對(duì)電子線路的設(shè)計(jì)能力。第二章dpsk調(diào)制原理2.1差分相移鍵控的基本原理差分相移鍵控（differential phase shift keying，dpsk）是一種最常用的相對(duì)調(diào)相方式，采用非相干的相移鍵控形式。它不需要在接收機(jī)端有相干參考信

15、號(hào)，而且非相干接收機(jī)容易實(shí)現(xiàn)，價(jià)格便宜，因此在無線通信系統(tǒng)中廣泛使用。差分相移鍵控（dpsk）是利用相鄰二個(gè)碼元的載波信號(hào)初始相位的相對(duì)變化來表示所傳輸?shù)拇a元。所謂相位變化，又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值前后兩碼元的初相位是否發(fā)生了變化。按向量差和相位差畫出的dpsk波形是不同的。但是絕對(duì)移相波形規(guī)律比較簡(jiǎn)單，而相對(duì)移相波形規(guī)律比較復(fù)雜。當(dāng)有加性高斯白噪聲時(shí)，平均錯(cuò)誤概率如下所示為:2dpsk同樣存在a、b方式矢量圖，圖中虛線表示的參考矢量代表前一個(gè)碼元已調(diào)載波的相位。b方式下，每個(gè)碼元的載波相位相對(duì)于參考相位可

16、取 ，所以其相鄰碼元之間必然發(fā)生載波相位的跳變，接收端可以據(jù)此確定每個(gè)碼元的起止時(shí)刻（即提供碼元定時(shí)信息），而a方式卻可能存在前后碼元載波相位連續(xù)。圖2-1 2dpsk同樣存在a、b方式矢量圖絕對(duì)碼相對(duì)碼(差分編碼)：絕對(duì)碼和相對(duì)碼之間的關(guān)系為：若定義為2dpsk方式下本碼元初相與前一碼元初相之差，并設(shè)相“1”、 0相“0”，為了比較，設(shè)2psk方式下相“0”、 0相“1”，則數(shù)字信息序列與2psk、2dpsk信號(hào)的碼元相位關(guān)系如表所示。表2-1 2psk、2dpsk信號(hào)的碼元相位關(guān)系圖2-2 絕對(duì)碼相對(duì)碼相位比較2.2 dpsk信號(hào)的產(chǎn)生如圖所示。其中圖(a)是采用模擬調(diào)制的方法產(chǎn)生 bps

17、k 信號(hào)，圖(b)是采用數(shù)字鍵控的方法產(chǎn)生bpsk信號(hào)。(a)第三章 dds設(shè)計(jì)原理及fpga的實(shí)現(xiàn)3.1 dds基本原理簡(jiǎn)介隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，在通信系統(tǒng)中往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準(zhǔn)確的頻率信號(hào)，一般的振蕩器己不能滿足要求，這就需要頻率合成技術(shù)。直接數(shù)字頻率合成(direct digital frequency synthesis，dds)是把一系列數(shù)據(jù)量形式的信號(hào)通過da轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號(hào)合成技術(shù)。dds具有相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號(hào)及其他多種調(diào)制信號(hào)等優(yōu)點(diǎn)，已成為現(xiàn)代頻率合成技術(shù)中的姣姣者。目前在高頻領(lǐng)域中

18、，專用dds芯片在控制方式、頻率控制等方面與系統(tǒng)的要求差距很大，利用fpga來設(shè)計(jì)符合自己需要的dds系統(tǒng)就是一個(gè)很好的解決方法。3.2 dds原理結(jié)構(gòu)圖和基本參數(shù)1 dds的結(jié)構(gòu)原理 dds的基本原理是利用有限的離散數(shù)據(jù)，通過查表法得到信號(hào)的幅值，通過數(shù)模轉(zhuǎn)換器da后生成連續(xù)波。dds的原理框圖如圖1所示。圖3.2-1：dds 系統(tǒng)的基本原理圖 圖3.2-1中虛方框部分是dds 的核心單元，它可以采用cpld/fpga 來實(shí)現(xiàn)。圖中的相位累加器由位全加器和位累加寄存器級(jí)聯(lián)而成，可對(duì)頻率控制字的二進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路。頻率控制字m和相位控制字分別控制dds 輸出正(余)弦波的頻

19、率和相位。每來一個(gè)時(shí)鐘脈沖，相位寄存器以步長(zhǎng)m遞增。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正(余)弦查找表的地址。正(余)弦查找表的數(shù)據(jù)存放在rom中，內(nèi)部存有一個(gè)周期的正弦波信號(hào)的數(shù)字幅度信息，每個(gè)查找表的地址對(duì)應(yīng)于正弦波中0360范圍內(nèi)的一個(gè)相位點(diǎn)。查找表把輸入的址信息映射成正(余)弦波的數(shù)字幅度信號(hào)，同時(shí)輸出到數(shù)模轉(zhuǎn)換器dac 的輸入端，dac輸出的模擬信號(hào)經(jīng)過低通濾波器 (lpf)，可得到一個(gè)頻譜純凈的正(余)弦波。3.3 dds調(diào)頻系統(tǒng)在fpga中的實(shí)現(xiàn) 累加控制模塊通過調(diào)用quartus中模塊化庫lpm進(jìn)行設(shè)計(jì)。即由加法器lpm_add_sub和乘法器lpm_mult及累加器

20、altaccumulate模塊構(gòu)成。若要求dds系統(tǒng)精度高，相位累加器的位數(shù)n須較大?，F(xiàn)在大多數(shù)專用的dds芯片的位數(shù)都在2432位之間，這里取n=32。累加控制模塊如圖2所示。第四章 dpsk調(diào)制系統(tǒng)的設(shè)計(jì)與仿真4.1 dpsk調(diào)制系統(tǒng)的總體設(shè)計(jì)數(shù)字化、信息化的時(shí)代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(vlsic)逐步發(fā)展到今天的專用集成電路(asic)。但是asic因其設(shè)計(jì)周期長(zhǎng)，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍?？删幊踢壿嬈骷某霈F(xiàn)彌補(bǔ)了asic的缺陷，使得設(shè)計(jì)的系統(tǒng)變得更加靈活，設(shè)計(jì)的電路

21、體積更加小型化，重量更加輕型化，設(shè)計(jì)的成本更低，系統(tǒng)的功耗也更小了。fpga是英文field programmable gate array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在pal、gal、epld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(asic)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。整個(gè)信號(hào)處理過程全部采用vhdl硬件描述語言來設(shè)計(jì)，并用quartus ii仿真系統(tǒng)功能對(duì)程序進(jìn)行調(diào)試，分析仿真結(jié)果，以滿足系統(tǒng)設(shè)計(jì)的要求。fpga芯片結(jié)合了專用集成電路和dsp的優(yōu)勢(shì)，既具有很高的處理速度，又具有一定的靈活性。fpg

22、a中既減少了大量硬件連線，又降低了干擾，系統(tǒng)實(shí)現(xiàn)方便，性能穩(wěn)定。因此，基于fpga的數(shù)字傳輸系統(tǒng)的研究具有重要的實(shí)際意義。dpsk 信號(hào)應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復(fù)雜，難以直接產(chǎn)生，目前dpsk 信號(hào)的產(chǎn)生較多地采用碼變換加cpsk(coherentphase-shiftkeying)調(diào)制而獲得，這里的cpsk就是前面提到的psk方式，在以后的論文敘述中就以cpsk來代替psk，主要是為了與dpsk形成對(duì)比。這種dpsk方法是把原基帶信號(hào)經(jīng)過絕對(duì)碼相對(duì)碼變換后，用相對(duì)碼進(jìn)行cpsk 調(diào)制，其輸出便是dpsk 信號(hào)。用源碼序列 對(duì)載波進(jìn)行相對(duì)（差分）相移鍵控，等效于將源碼序列 轉(zhuǎn)換為差分碼

23、形式 ，之后對(duì)載波進(jìn)行絕對(duì)相移鍵控。圖4-1 fpga實(shí)現(xiàn)的總體框架4.2cpsk調(diào)制電路的vhdl建模與程序設(shè)計(jì)4.2.1 cpsk調(diào)制的vhdl建模cpsk調(diào)制方框圖如圖4-2所示。cpsk調(diào)制器模型主要由計(jì)數(shù)器和二選一開關(guān)等組成。計(jì)數(shù)器對(duì)外部時(shí)鐘信號(hào)進(jìn)行分頻與計(jì)數(shù)，并輸出兩路相位相反的數(shù)字載波信號(hào)；二選一開關(guān)的功能是：在基帶信號(hào)的控制下，對(duì)兩路載波信號(hào)進(jìn)行選通，輸出的信號(hào)即為cpsk信號(hào)。圖中沒有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。圖4-2 cpsk調(diào)制方框圖首先將頻率為fc的時(shí)鐘信號(hào)clk分頻產(chǎn)生兩路相位相反頻率為fc/2的載波信號(hào)，在以q =4循環(huán)計(jì)數(shù)時(shí)，從圖4-3所示的流程圖可以

24、知道f1與f2的相位一直是相反的，頻率必然相同。首先將頻率為fc的時(shí)鐘信號(hào)clk分頻產(chǎn)生兩路相位相反頻率為fc/2的載波信號(hào)，在以q =4循環(huán)計(jì)數(shù)時(shí)，從圖4-3所示的流程圖可以知道f1與f2的相位一直是相反的，頻率必然相同。圖4-3 cpsk調(diào)制分頻部分程序設(shè)計(jì)流程圖如下圖4-4 所示為二選一電路的vhdl程序設(shè)計(jì)流程圖，用一個(gè)簡(jiǎn)單的二重判斷語句便可完成這一功能。圖4-4 二選一電路的vhdl程序設(shè)計(jì)流程圖在程序中涉及到一些頻率計(jì)算，時(shí)鐘clk的頻率為fc，則其周期為tc=1/fc，經(jīng)分頻之后f1和f2的頻率為fc/2,周期為t=2*tc。在輸入的基帶信號(hào)x應(yīng)為2*tc的整數(shù)倍，這樣利于與波形

25、的分析觀察。4.2.2程序及仿真結(jié)果分析cpsk調(diào)制程序如附錄a 所示。cpsk調(diào)制vhdl程序仿真圖如圖4-5、4-6 所示。圖4-5 cpsk調(diào)制vhdl程序仿真全圖圖4-6 cpsk調(diào)制vhdl程序仿真局部放大圖載波信號(hào)f1、f2是通過時(shí)鐘clk分頻得到的，所以滯后clk一個(gè)周期，調(diào)制的輸出信號(hào)是有載波得來的，所以滯后載波f1、f2一個(gè)周期，從圖中調(diào)制輸出信號(hào)y可看出對(duì)輸入基帶信號(hào)調(diào)制的成功。4.3 dpsk調(diào)制電路的vhdl建模與程序設(shè)計(jì)4.3.1 dpsk調(diào)制電路方框圖模型dpsk調(diào)制方框圖如圖4-10 所示。圖中計(jì)數(shù)與圖4-7中的計(jì)數(shù)器相同。異或門與寄存器共同完成絕/相變換功能；c

26、psk調(diào)制器與圖12 cpsk調(diào)制器相同。圖4-10 dpsk調(diào)制電路方框圖下面程序設(shè)計(jì)部分就只包含絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換，碼型轉(zhuǎn)換后再通過cpsk調(diào)制就實(shí)現(xiàn)了dpsk調(diào)制。如圖4-11所示為絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的vhdl程序設(shè)計(jì)流程圖。這里確定計(jì)數(shù)器q的循環(huán)周期為4，所以絕對(duì)碼碼元長(zhǎng)度確定為4倍的clk。要完成，利用vhdl程序中信號(hào)的延時(shí)性，用xx=xxx,y=xxx兩個(gè)公式就能完成絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換。圖4-11 絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的vhdl程序設(shè)計(jì)流程圖4.3.2絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的vhdl程序及仿真結(jié)果分析絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的vhdl程序如附錄c所示。絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的vhdl程序仿真

27、成功后的波形圖如圖4-12 所示，clk為系統(tǒng)時(shí)鐘，當(dāng)start為高電平時(shí)，進(jìn)行絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換，這時(shí)輸入的絕對(duì)碼是按4個(gè)clk的周期為碼元長(zhǎng)度，輸入的數(shù)字信號(hào)一定要注意這點(diǎn)。q為計(jì)數(shù)器，循環(huán)4位，在q=0時(shí)，對(duì)輸入的絕對(duì)碼x進(jìn)行運(yùn)算，得到y(tǒng)。輸出y是輸入信號(hào)x與中間寄存信號(hào)xx的異或。同時(shí)輸出的y滯后于信號(hào)x一個(gè)clk。圖4-12 絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的vhdl程序仿真波形注：工程的所有源碼都列在附錄中，完整的工程文檔在電子稿“pl_cpsk”文件夾中總結(jié)這次的畢業(yè)設(shè)計(jì)讓我收獲良多，將以前所學(xué)的通信原理知識(shí)和fpga綜合起來運(yùn)用，并且應(yīng)用的如此實(shí)際。這次我的設(shè)計(jì)主要是傾向于軟件方面的，學(xué)會(huì)

28、編寫和設(shè)計(jì)vhdl程序，然后在quartus ii軟件上進(jìn)行仿真。這次設(shè)計(jì)的一些總結(jié)如下：(1) 完成了dpsk通信系統(tǒng)的vhdl程序設(shè)計(jì)，并在此基礎(chǔ)上作了一系列的分析對(duì)比； (2) 學(xué)習(xí)了fpga的基本知識(shí)，從編程的角度出發(fā)完成了利用fpga器件進(jìn)行理論設(shè)計(jì)，并進(jìn)行了仿真。(3) 進(jìn)一步加深了對(duì)通信模式的學(xué)習(xí)。設(shè)計(jì)中存在的問題： (1)程序編譯時(shí)，存在管腳不出信號(hào)，與延時(shí)有關(guān)。 (2)系統(tǒng)仿真時(shí)，設(shè)計(jì)的clk周期應(yīng)與器件的時(shí)延相適應(yīng)，否則也不能正確輸出。參考文獻(xiàn)1黃智偉等編著.fpga系統(tǒng)設(shè)計(jì)與實(shí)踐.電子工業(yè)出版社.2005.(01)2潘松、黃繼業(yè).eda技術(shù)實(shí)用教程.科學(xué)出版社.2006(

29、09)3田耕.徐文波.張延偉.無線通信fpga設(shè)計(jì).電子工業(yè)出版社.2008(02)4郝小紅，羅彪.基于fpga的函數(shù)信號(hào)發(fā)生器j.電測(cè)與儀表，2008，45（5）：49-51.5李志鵬，郭勇，沈軍.基于dds技術(shù)實(shí)現(xiàn)信號(hào)發(fā)生器j.微計(jì)算機(jī)信息，2007，23（2）：175-177.6高士友，胡學(xué)深，杜興莉，劉橋.基于fpga的dds信號(hào)發(fā)生器設(shè)計(jì)j.現(xiàn)代電子技術(shù)，2009，16：35-37.7賀敬凱.基于fpga的信號(hào)發(fā)生器設(shè)計(jì)j.深圳信息職業(yè)技術(shù)學(xué)院學(xué)報(bào)，2008，6（2）：63-66.8徐金龍，劉宇紅，劉橋.基于dds原理的任意波形信號(hào)發(fā)生器的設(shè)計(jì)j.現(xiàn)代機(jī)械，2006（4）：74-76

30、.9 潘松，黃繼業(yè).eda技術(shù)實(shí)用教程（第三版）m.北京：科學(xué)出版社，2006：356-360.附錄：vhdl代碼清單附錄a. cpsk調(diào)制vhdl程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cpskt isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 y :out std_logic); -已調(diào)制輸出信號(hào)end cpskt;architecture behav of cpskt issignal x:s

31、td_logic;signal q:std_logic_vector(3 downto 0); -2位計(jì)數(shù)器signal f1,f2:std_logic; -載波信號(hào)signal p:integer range 0 to 95;beginprocess(clk) -此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2beginif clkevent and clk=1 then if q=0111 then f1=1;f2=0;q=q+1; elsif q=1111 then f1=0;f2=1;q=0000; else f1=0;f2=1;q=q+1; end if; if p=47 then x=1;p

32、47 and p95 then x=0;p=p+1; elsif p=95 then p=0; end if;end if;end process;process(clk,x) -此進(jìn)程完成對(duì)基帶信號(hào)x的調(diào)制beginif clkevent and clk=1 then if q(0)=1 then if x=1 then y=f1; -基帶信號(hào)x為1時(shí)，輸出信號(hào)y為f1 else y=f2; -基帶信號(hào)x為0時(shí)，輸出信號(hào)y為f2 end if; end if;end if;end process;end behav;附錄b. 絕對(duì)碼相對(duì)碼轉(zhuǎn)換vhdl程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_116