基于FPGA的DPSK的調制與解調設計與仿真

1、基于fpga的dpsk的調制設計與仿真【摘要】隨著市場需求的增長，集成工藝水平及計算機自動設計技術的不斷提高，市場對電子產品提出了更高的要求。其中fpga器件以其設計靈活、設計周期短、設計效率高、工作速度快、成本低等優(yōu)點廣泛應用于數字集成電路的設計中。因此在數字頻帶傳輸技術中可使用fpga來實現dpsk的調制與解調系統(tǒng)的設計。本文基于dpsk載波傳輸系統(tǒng)的調制基本原理，在quartusii軟件上首先用vhdl語言實現了絕對碼轉相對碼、cpsk調制及相對碼轉絕對碼這幾個子模塊的設計與仿真。并基于dds技術產生的載波作為輸入將絕對碼轉相對碼和cpsk調制子模塊聯(lián)調后實現了dpsk調制系統(tǒng)?！娟P鍵詞

2、】fpga；dpsk；調制 目錄第一章 緒論-1 1.1選題背景及意義 -1 1.2 fpga簡介-11.3 vhdl語言簡介-2 1.4本文的研究內容及目的 -4第二章 dpsk調制原理 -4 2.1差分相移鍵控的基本原理 -4 2.2 dpsk信號的產生 -6第三章 dds設計原理及fpga的實現 -73.1 dds基本原理簡介 -73.2 dds原理結構圖和基本參數 -73.3 dds調頻系統(tǒng)在fpga中的實現-8第四章 dpsk調制系統(tǒng)的設計與仿真 -94.1 dpsk調制系統(tǒng)的總體設計-94.2 cpsk調制電路的vhdl建模與程序設計-104.2.1 cpsk調制的vhdl建模-1

3、04.2.2程序及仿真結果分析-124.3 dpsk調制電路的vhdl建模與程序設計-124.3.1 dpsk調制電路方框圖模型-124.3.2絕對碼轉換為相對碼的vhdl程序及仿真結果分析-13總結 -14參考文獻: -15附錄 -1619第一章 緒論1.1 選題背景及意義隨著通信技術日新月異的發(fā)展，尤其是數字通信的快速發(fā)展，越來越普及，研究人員對其相關技術投入了極大的興趣。為使數字信號能在帶通信道中傳輸，必須用數字信號對載波進行調制，其調制方式與模擬信號調制相類似。根據數字信號控制載波的參量不同也分為調幅、調頻和調相三種方式。因數字信號對載波參數的調制通常采用數字信號的離散值對載波進行鍵控

4、，故這三種數字調制方式被稱為幅移鍵控（ask）、頻移鍵控（fsk）和相移鍵控（psk）。數字信號對載波相位調制稱為相移鍵控（或相位鍵控），即psk（phase-shift keying）。數字相位調制是用數字基帶信號控制載波的相位，使載波的相位發(fā)生跳變的一種調制方式。psk調制解調器是衛(wèi)星通信的重要設備,在調制解調器中解調基帶算法與工程實現一直是國內研究的重點與難點。也是近年來應用日趨廣泛的載波傳輸方式。psk分為絕對相移和相對相移。由于絕對移相方式存在相位模糊問題，所以在實際中主要采用相對移相方式。它具有一系列獨特的優(yōu)點，目前已經廣泛應用于無線通信中，成為現代通信中一種十分重要的調制解調方式

5、。fpga器件是八十年代中期出現的一種新概念,是倍受現代數字系統(tǒng)設計工程師歡迎的新一代系統(tǒng)設計方式。fpga器件可反復編程，重復使用，沒有前期投資風險，且可以在開發(fā)系統(tǒng)中直接進行系統(tǒng)仿真，也沒有工藝實現的損耗。因此在小批量的產品開發(fā)、研究場合，成本很低。基于dsp&fpga 嵌入式系統(tǒng)不僅具有其他微處理器和單片機嵌入式系統(tǒng)的優(yōu)點和技術特性，而且還可能用并行算法操作，具有高速數字信號處理的能力，為實現系統(tǒng)的實時性提供了有利的支持，dsp&fpga單片機系統(tǒng)必將成為現代電子技術，計算機技術和移動通信技術的重要支柱。1.2 fpga簡介fpga（fieldprogrammable gate arra

6、y），即現場可編程門陣列，它是在pal、gal、cpld等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路（asic）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個概念，內部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內部連線（interconnect）三個部分。fpga的基本特點主要有： （1）采用fpga設計asic電路，用戶不需要投片生產，就能得到合用的芯片；（

7、2）fpga可做其它全定制或半定制asic電路的中試樣片；（3）fpga內部有豐富的觸發(fā)器和io引腳；（4）fpga是asic電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一；（5）fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容?？梢哉f，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一2。fpga是由存放在片內ram中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的ram進行編程。用戶可以根據不同的配置模式，采用不同的編程方式。 加電時，fpga芯片將eprom中數據讀入片內編程ram中，配置完成后，fpga進入工作狀態(tài)。掉電后，fpga恢復成白片，內

8、部邏輯關系消失，因此，fpga能夠反復使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器即可。當需要修改fpga功能時，只需換一片eprom即可。這樣，同一片fpga，不同的編程數據，可以產生不同的電路功能。因此，fpga的使用非常靈活。1.3 vhdl語言簡介vhdl的英文是very-high-speed integrated circuit hardware description language，誕生于1982年。1987年底，vhdl被ieee和美國國防部確認為標準硬件描述語言。vhdl主要用于描述數字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬

9、件特征的語句外，vhdl的語言形式和描述風格與句法是十分類似于一般計算機高級語言。vhdl的程序結構特點是將一項工程設計，或稱設計實體（可以是一個原件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分及端口）和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分為內外部分的概念是vhdl系統(tǒng)設計的基本點。vhdl語言能夠稱為標準化的硬件描述語言并獲得廣泛應用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來，vhdl語言主要有以下優(yōu)點：（1）vhdl語言功能強大，設計方式多

10、樣vhdl語言具有強大的語言結構，只需采用簡單明確的vhdl語言程序就可以描述十分復雜的硬件電路。同時，它還具有多層次的電路設計描述功能。此外，vhdl語言能夠同時支持同步電路、異步電路和隨機電路的設計實現，這事其他硬件語言所不能比擬的。vhdl語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方式；既支持模塊化設計方法，也支持層次化設計方法。（2）vhdl語言具有強大的硬件描述能力vhdl語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，也可以采用三者的混合描述方式。同時，vhdl語言也支持慣性

11、延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。vhdl語言的強大描述能力還體現在它具有豐富的數據類型。vhdl語言既支持標準定義的數據類型，也支持用戶定義的數據類型，這樣便會給硬件描述帶來較大的自由度。（3）vhdl語言具有很強的移植能力vhdl語言很強的移植能力主要體現在：對于同一個硬件電路的vhdl語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。（4）vhdl語言的設計描述與器件無關采用vhdl語言描述硬件電路時，設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計

12、的優(yōu)化，而不需要考慮其他的問題。當硬件電路的設計描述完成以后，vhdl語言允許采用多種不同的器件結構來實現。（5）vhdl語言程序易于共享和復用vhdl語言采用基于庫（library）的設計方法。在設計過程中，設計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計，而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設計中進行復用3。由于vhdl語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)

13、周期。1.4本文的研究內容及目的本設計主要實現基于fpga的dpsk載波傳輸的數字通信系統(tǒng)。與模擬通信系統(tǒng)相比，數字調制和解調同樣是通過某種方式，將基帶信號的頻譜由一個頻率位置搬移到另一個頻率位置上去。不同的是，數字調制的基帶信號不是模擬信號而是數字信號。在大多數情況下，數字調制是利用數字信號的離散值實現鍵控載波，對載波的幅度，頻率或相位分別進行鍵控，便可獲得ask、fsk、psk等。這三種數字調制方式在誤碼率，要求信噪比和抗噪聲性能等方面，以psk性能最佳，因而，psk在中、高速傳輸數據時得到廣泛應用。在本設計中，我們研究基于fpga的dpsk載波調制的實現。在設計過程，調制設計中,待發(fā)送的

14、數據首先通過差分編碼器,將絕對碼變?yōu)橄鄬Υa,然后通過符號擴展,與余弦波形相乘進行dpsk調制。調制后的數據經過數據位數的調整,送入數模轉換器,轉換成模擬信號后輸出,從而完成調制部分的工作。通過對通信原理的回顧和總結，以及查閱相關的信源信道編碼以及模數，數模轉換相關知識，達到設計有線相移載波傳輸的目的，在不斷學習新的知識以及歸納復習老的知識的同時，提高自身對電子線路的設計能力。第二章dpsk調制原理2.1差分相移鍵控的基本原理差分相移鍵控（differential phase shift keying，dpsk）是一種最常用的相對調相方式，采用非相干的相移鍵控形式。它不需要在接收機端有相干參考信

15、號，而且非相干接收機容易實現，價格便宜，因此在無線通信系統(tǒng)中廣泛使用。差分相移鍵控（dpsk）是利用相鄰二個碼元的載波信號初始相位的相對變化來表示所傳輸的碼元。所謂相位變化，又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值前后兩碼元的初相位是否發(fā)生了變化。按向量差和相位差畫出的dpsk波形是不同的。但是絕對移相波形規(guī)律比較簡單，而相對移相波形規(guī)律比較復雜。當有加性高斯白噪聲時，平均錯誤概率如下所示為:2dpsk同樣存在a、b方式矢量圖，圖中虛線表示的參考矢量代表前一個碼元已調載波的相位。b方式下，每個碼元的載波相位相對于參考相位可

16、取 ，所以其相鄰碼元之間必然發(fā)生載波相位的跳變，接收端可以據此確定每個碼元的起止時刻（即提供碼元定時信息），而a方式卻可能存在前后碼元載波相位連續(xù)。圖2-1 2dpsk同樣存在a、b方式矢量圖絕對碼相對碼(差分編碼)：絕對碼和相對碼之間的關系為：若定義為2dpsk方式下本碼元初相與前一碼元初相之差，并設相“1”、 0相“0”，為了比較，設2psk方式下相“0”、 0相“1”，則數字信息序列與2psk、2dpsk信號的碼元相位關系如表所示。表2-1 2psk、2dpsk信號的碼元相位關系圖2-2 絕對碼相對碼相位比較2.2 dpsk信號的產生如圖所示。其中圖(a)是采用模擬調制的方法產生 bps

17、k 信號，圖(b)是采用數字鍵控的方法產生bpsk信號。(a)第三章 dds設計原理及fpga的實現3.1 dds基本原理簡介隨著現代電子技術的不斷發(fā)展，在通信系統(tǒng)中往往需要在一定頻率范圍內提供一系列穩(wěn)定和準確的頻率信號，一般的振蕩器己不能滿足要求，這就需要頻率合成技術。直接數字頻率合成(direct digital frequency synthesis，dds)是把一系列數據量形式的信號通過da轉換器轉換成模擬量形式的信號合成技術。dds具有相對帶寬寬、頻率轉換時間短、頻率分辨率高、輸出相位連續(xù)、可產生寬帶正交信號及其他多種調制信號等優(yōu)點，已成為現代頻率合成技術中的姣姣者。目前在高頻領域中

18、，專用dds芯片在控制方式、頻率控制等方面與系統(tǒng)的要求差距很大，利用fpga來設計符合自己需要的dds系統(tǒng)就是一個很好的解決方法。3.2 dds原理結構圖和基本參數1 dds的結構原理 dds的基本原理是利用有限的離散數據，通過查表法得到信號的幅值，通過數模轉換器da后生成連續(xù)波。dds的原理框圖如圖1所示。圖3.2-1：dds 系統(tǒng)的基本原理圖 圖3.2-1中虛方框部分是dds 的核心單元，它可以采用cpld/fpga 來實現。圖中的相位累加器由位全加器和位累加寄存器級聯(lián)而成，可對頻率控制字的二進制碼進行累加運算，是典型的反饋電路。頻率控制字m和相位控制字分別控制dds 輸出正(余)弦波的頻

19、率和相位。每來一個時鐘脈沖，相位寄存器以步長m遞增。相位寄存器的輸出與相位控制字相加，其結果作為正(余)弦查找表的地址。正(余)弦查找表的數據存放在rom中，內部存有一個周期的正弦波信號的數字幅度信息，每個查找表的地址對應于正弦波中0360范圍內的一個相位點。查找表把輸入的址信息映射成正(余)弦波的數字幅度信號，同時輸出到數模轉換器dac 的輸入端，dac輸出的模擬信號經過低通濾波器 (lpf)，可得到一個頻譜純凈的正(余)弦波。3.3 dds調頻系統(tǒng)在fpga中的實現 累加控制模塊通過調用quartus中模塊化庫lpm進行設計。即由加法器lpm_add_sub和乘法器lpm_mult及累加器

20、altaccumulate模塊構成。若要求dds系統(tǒng)精度高，相位累加器的位數n須較大?，F在大多數專用的dds芯片的位數都在2432位之間，這里取n=32。累加控制模塊如圖2所示。第四章 dpsk調制系統(tǒng)的設計與仿真4.1 dpsk調制系統(tǒng)的總體設計數字化、信息化的時代，數字集成電路應用得非常廣泛。隨著微電子技術和工藝的發(fā)展，數字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(vlsic)逐步發(fā)展到今天的專用集成電路(asic)。但是asic因其設計周期長，改版投資大，靈活性差等缺陷制約著它的應用范圍。可編程邏輯器件的出現彌補了asic的缺陷，使得設計的系統(tǒng)變得更加靈活，設計的電路

21、體積更加小型化，重量更加輕型化，設計的成本更低，系統(tǒng)的功耗也更小了。fpga是英文field programmable gate array的縮寫，即現場可編程門陣列，它是在pal、gal、epld等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路(asic)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。整個信號處理過程全部采用vhdl硬件描述語言來設計，并用quartus ii仿真系統(tǒng)功能對程序進行調試，分析仿真結果，以滿足系統(tǒng)設計的要求。fpga芯片結合了專用集成電路和dsp的優(yōu)勢，既具有很高的處理速度，又具有一定的靈活性。fpg

22、a中既減少了大量硬件連線，又降低了干擾，系統(tǒng)實現方便，性能穩(wěn)定。因此，基于fpga的數字傳輸系統(tǒng)的研究具有重要的實際意義。dpsk 信號應用較多，但由于它的調制規(guī)律比較復雜，難以直接產生，目前dpsk 信號的產生較多地采用碼變換加cpsk(coherentphase-shiftkeying)調制而獲得，這里的cpsk就是前面提到的psk方式，在以后的論文敘述中就以cpsk來代替psk，主要是為了與dpsk形成對比。這種dpsk方法是把原基帶信號經過絕對碼相對碼變換后，用相對碼進行cpsk 調制，其輸出便是dpsk 信號。用源碼序列 對載波進行相對（差分）相移鍵控，等效于將源碼序列 轉換為差分碼

23、形式 ，之后對載波進行絕對相移鍵控。圖4-1 fpga實現的總體框架4.2cpsk調制電路的vhdl建模與程序設計4.2.1 cpsk調制的vhdl建模cpsk調制方框圖如圖4-2所示。cpsk調制器模型主要由計數器和二選一開關等組成。計數器對外部時鐘信號進行分頻與計數，并輸出兩路相位相反的數字載波信號；二選一開關的功能是：在基帶信號的控制下，對兩路載波信號進行選通，輸出的信號即為cpsk信號。圖中沒有包含模擬電路部分，輸出信號為數字信號。圖4-2 cpsk調制方框圖首先將頻率為fc的時鐘信號clk分頻產生兩路相位相反頻率為fc/2的載波信號，在以q =4循環(huán)計數時，從圖4-3所示的流程圖可以

24、知道f1與f2的相位一直是相反的，頻率必然相同。首先將頻率為fc的時鐘信號clk分頻產生兩路相位相反頻率為fc/2的載波信號，在以q =4循環(huán)計數時，從圖4-3所示的流程圖可以知道f1與f2的相位一直是相反的，頻率必然相同。圖4-3 cpsk調制分頻部分程序設計流程圖如下圖4-4 所示為二選一電路的vhdl程序設計流程圖，用一個簡單的二重判斷語句便可完成這一功能。圖4-4 二選一電路的vhdl程序設計流程圖在程序中涉及到一些頻率計算，時鐘clk的頻率為fc，則其周期為tc=1/fc，經分頻之后f1和f2的頻率為fc/2,周期為t=2*tc。在輸入的基帶信號x應為2*tc的整數倍，這樣利于與波形

25、的分析觀察。4.2.2程序及仿真結果分析cpsk調制程序如附錄a 所示。cpsk調制vhdl程序仿真圖如圖4-5、4-6 所示。圖4-5 cpsk調制vhdl程序仿真全圖圖4-6 cpsk調制vhdl程序仿真局部放大圖載波信號f1、f2是通過時鐘clk分頻得到的，所以滯后clk一個周期，調制的輸出信號是有載波得來的，所以滯后載波f1、f2一個周期，從圖中調制輸出信號y可看出對輸入基帶信號調制的成功。4.3 dpsk調制電路的vhdl建模與程序設計4.3.1 dpsk調制電路方框圖模型dpsk調制方框圖如圖4-10 所示。圖中計數與圖4-7中的計數器相同。異或門與寄存器共同完成絕/相變換功能；c

26、psk調制器與圖12 cpsk調制器相同。圖4-10 dpsk調制電路方框圖下面程序設計部分就只包含絕對碼到相對碼的轉換，碼型轉換后再通過cpsk調制就實現了dpsk調制。如圖4-11所示為絕對碼轉換為相對碼的vhdl程序設計流程圖。這里確定計數器q的循環(huán)周期為4，所以絕對碼碼元長度確定為4倍的clk。要完成，利用vhdl程序中信號的延時性，用xx=xxx,y=xxx兩個公式就能完成絕對碼到相對碼的轉換。圖4-11 絕對碼轉換為相對碼的vhdl程序設計流程圖4.3.2絕對碼轉換為相對碼的vhdl程序及仿真結果分析絕對碼轉換為相對碼的vhdl程序如附錄c所示。絕對碼轉換為相對碼的vhdl程序仿真

27、成功后的波形圖如圖4-12 所示，clk為系統(tǒng)時鐘，當start為高電平時，進行絕對碼到相對碼的轉換，這時輸入的絕對碼是按4個clk的周期為碼元長度，輸入的數字信號一定要注意這點。q為計數器，循環(huán)4位，在q=0時，對輸入的絕對碼x進行運算，得到y(tǒng)。輸出y是輸入信號x與中間寄存信號xx的異或。同時輸出的y滯后于信號x一個clk。圖4-12 絕對碼轉換為相對碼的vhdl程序仿真波形注：工程的所有源碼都列在附錄中，完整的工程文檔在電子稿“pl_cpsk”文件夾中總結這次的畢業(yè)設計讓我收獲良多，將以前所學的通信原理知識和fpga綜合起來運用，并且應用的如此實際。這次我的設計主要是傾向于軟件方面的，學會

28、編寫和設計vhdl程序，然后在quartus ii軟件上進行仿真。這次設計的一些總結如下：(1) 完成了dpsk通信系統(tǒng)的vhdl程序設計，并在此基礎上作了一系列的分析對比； (2) 學習了fpga的基本知識，從編程的角度出發(fā)完成了利用fpga器件進行理論設計，并進行了仿真。(3) 進一步加深了對通信模式的學習。設計中存在的問題： (1)程序編譯時，存在管腳不出信號，與延時有關。 (2)系統(tǒng)仿真時，設計的clk周期應與器件的時延相適應，否則也不能正確輸出。參考文獻1黃智偉等編著.fpga系統(tǒng)設計與實踐.電子工業(yè)出版社.2005.(01)2潘松、黃繼業(yè).eda技術實用教程.科學出版社.2006(

29、09)3田耕.徐文波.張延偉.無線通信fpga設計.電子工業(yè)出版社.2008(02)4郝小紅，羅彪.基于fpga的函數信號發(fā)生器j.電測與儀表，2008，45（5）：49-51.5李志鵬，郭勇，沈軍.基于dds技術實現信號發(fā)生器j.微計算機信息，2007，23（2）：175-177.6高士友，胡學深，杜興莉，劉橋.基于fpga的dds信號發(fā)生器設計j.現代電子技術，2009，16：35-37.7賀敬凱.基于fpga的信號發(fā)生器設計j.深圳信息職業(yè)技術學院學報，2008，6（2）：63-66.8徐金龍，劉宇紅，劉橋.基于dds原理的任意波形信號發(fā)生器的設計j.現代機械，2006（4）：74-76

30、.9 潘松，黃繼業(yè).eda技術實用教程（第三版）m.北京：科學出版社，2006：356-360.附錄：vhdl代碼清單附錄a. cpsk調制vhdl程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cpskt isport(clk :in std_logic; -系統(tǒng)時鐘 y :out std_logic); -已調制輸出信號end cpskt;architecture behav of cpskt issignal x:s

31、td_logic;signal q:std_logic_vector(3 downto 0); -2位計數器signal f1,f2:std_logic; -載波信號signal p:integer range 0 to 95;beginprocess(clk) -此進程主要是產生兩重載波信號f1，f2beginif clkevent and clk=1 then if q=0111 then f1=1;f2=0;q=q+1; elsif q=1111 then f1=0;f2=1;q=0000; else f1=0;f2=1;q=q+1; end if; if p=47 then x=1;p

32、47 and p95 then x=0;p=p+1; elsif p=95 then p=0; end if;end if;end process;process(clk,x) -此進程完成對基帶信號x的調制beginif clkevent and clk=1 then if q(0)=1 then if x=1 then y=f1; -基帶信號x為1時，輸出信號y為f1 else y=f2; -基帶信號x為0時，輸出信號y為f2 end if; end if;end if;end process;end behav;附錄b. 絕對碼相對碼轉換vhdl程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_116