實(shí)驗(yàn)二用七段LED顯示8421BCD碼的VHDL設(shè)計(jì)

1、E D A 實(shí)驗(yàn)報(bào)告（二）實(shí)驗(yàn)地點(diǎn)： 211 大樓 606&609任課教師：竇衡學(xué)生姓名：李志學(xué)號(hào)： 2402401024實(shí)驗(yàn)二 用七段LED顯示8421BC碼的VHD設(shè)計(jì)一、 預(yù)習(xí)內(nèi)容1、結(jié)合附錄一了解EDA實(shí)驗(yàn)箱的原理；2、七段LED顯示原理；3、怎樣用VHD實(shí)現(xiàn)8421BC碼在七段LED數(shù)碼管上顯示。二、實(shí)驗(yàn)?zāi)康?. 了解VHD進(jìn)行EDA設(shè)計(jì)的基本步驟；2. 學(xué)會(huì)用MAX+PLUS進(jìn)行時(shí)序仿真；3. 了解EDA實(shí)驗(yàn)箱的基本功能；三、實(shí)驗(yàn)器材P（機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)內(nèi)容1. 用VHD設(shè)計(jì)具有清除端、使能端，計(jì)數(shù)范圍為 0999的計(jì)數(shù)器設(shè)計(jì)

2、。輸出為 8421BC碼；2. 用VHD設(shè)計(jì)七段LED譯碼顯示電路；3. MAX+PLUS進(jìn)行時(shí)序仿真；4. 下載該程序驗(yàn)證程序是否正確；5. 請(qǐng)事先準(zhǔn)備一個(gè)軟盤(pán)或優(yōu)盤(pán)，本實(shí)驗(yàn)程序需要保存，后面實(shí)驗(yàn)需要用到。五、實(shí)驗(yàn)步驟1、寫(xiě)出七段譯碼器和具有清除端、 使能端， 計(jì)數(shù)范圍為 0999的計(jì)數(shù)器的 VHDL 源程序，編譯通過(guò)；2、進(jìn)行波形仿真；3、選定器件、映射管腳、編譯、下載。六、實(shí)驗(yàn)原理和設(shè)計(jì)1、8421BC編碼在數(shù)字系統(tǒng)中常用四位二進(jìn)制代碼來(lái)表示一位十進(jìn)制數(shù)字 0、1、2、9,稱之為二一十進(jìn)制代碼，即BC碼。將十進(jìn)制數(shù)編成BC碼的電路，稱為稱二 十進(jìn)制（BCD編碼器。二-十進(jìn)制編碼的方案很多

3、，若BC編碼器采用8421編 碼方案，稱為8421BC編碼器。2、七段譯碼器下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。其中 A, B, C, D接撥號(hào)開(kāi)關(guān)，a,b, c，d，e，f，g接數(shù)碼顯示接口，管腳映射均為I/O 口，映射后，通過(guò)撥號(hào) 開(kāi)關(guān)改變輸入二進(jìn)制碼，則輸出數(shù)碼管上顯示相應(yīng)的數(shù)值。接撥號(hào)開(kāi)關(guān)AaBbCcDdefg卜惓數(shù)用板接11七段詳碼甜A(AbxVvV譯碼器腮勸數(shù)碼管對(duì)應(yīng)電路3#譯碼器真值表數(shù)值輸入輸出ABCDabcdefg0000011111101000101100002001011011013001111110014010001100115010110110116011010111

4、11701111110000810001111111910011111011A10101110111B10110011111C11001001110D11010111101E11101001111F111110001113、實(shí)現(xiàn)框圖COUNIT 丄000enI； hod il妞沖.qlutCLKHliTEN，町心郵.起口uiHir| 3, - Ql *Gaoi54, - nj1d-TPl.fToi4U& 0|is dtoip.呵己ECLD|SEEN CODEClQLJMf 3. . 0 嗎 U DDElC . Ta啡I； ft、口她,o8IEUEhl GiDD 巨COUNT ( 3. . 9

5、CDDEl 6-. #4、VHD源程序： -0-999BCD碼計(jì)數(shù)器描述#LIBRARY IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entity COUNT100 Is Port (Clk,Rst,En,Load: in std_logic;data1,data2,data3: in std_logic_vector(3 downto 0); conl,conm,conh: buffer std_logic_vector(3 downto 0) );End COUNT100;Architecture COU

6、NT of COUNT100 Is Beginprocess(Rst,Clk)beginif Rst = 1 then conl=0000; conm=0000; conh=0000;elsif rising_edge(Clk) then if En=1 then conl=conl; conh=conh; conm=conm;elsif Load=1 then conl=data1; conm=data2; conh=data3;elsif(conl=1001 and conm=1001 and conh=1001)then conl=0000;conm=0000; conh=0000;elsif conl=1001 then if conm=1001 then conl=0000; conm=0000; conh=conh+1;else conm=conm+1; conl=0000; end if;else conlscodescodescodescodescodescodescodescodescodescode