基于VHDL的三極管β參數(shù)測量儀的設計

1、畢業(yè)設計報告（論文） 報告（論文）題目：基于 VHDL 的三極管 參數(shù)測量儀的設計 作者所在系部： 電子工程系 作者所在專業(yè)： 通信工程 作者所在班級： B08231 作 者 姓 名 ： 馮振南 作 者 學 號 ： 指導教師姓名： 畢亞軍 完 成 時 間 ： 2012 年 6 月 15 日 北華航天工業(yè)學院教務處制 北華航天工業(yè)學院北華航天工業(yè)學院 畢業(yè)設計畢業(yè)設計( (論文論文) )任務書任務書( (理工類理工類) ) 學生姓名： 馮振南 專 業(yè)： 通信工程 班 級： B08231 學 號： 指導教師： 畢亞軍 職 稱： 講師 完成時間： 2012.6.15 畢業(yè)設計(論文)題目： 基于 V

2、HDL 的三極管 參數(shù)測量儀的設計 縱向課題（）理論研究（） 教師科研 課 題橫向課題（ ） 應用研究（） 教師自擬課題（）應用設計（） 題目來源 學生自擬課題（） 題目類型 其 他（） 注：請直 接在所屬 項目括號 內(nèi)打 “” 總體設計要求及技術要點： 設計一個能夠測量三極管電流放大系數(shù) 值的裝置，并能夠分檔顯示所測參數(shù)。 基本要求及技術指標如下： 1、能夠對 NPN 和 PNP 三極管的 值進行測量；至少用三位數(shù)碼管顯示； 2、被測三極管 值范圍：50300； 3、測試與顯示的響應時間2S，測試誤差。只需要滿足0， 。只需滿足0，0，即可保證 PNP 型三極管處于放大狀態(tài)。 在 NPN 待

3、測三極管的偏置電路并行接入一個發(fā)光二極管，即可檢測一個極性待定的 三極管究竟是 NPN 或 PNP 哪種類型。 另外，在測量 NPN 或 PNP 型三極管 參數(shù)時，因為要保證不同極性的直流放大偏置， 所以，NPN 或 PNP 的偏置電路有所不同，并通過一組跳線，實現(xiàn)對不同極性三極管的 參數(shù)進行有極性選擇的測量。 3.4 壓控振蕩器 555 定時器和電阻電容構成壓控振蕩器，將采集的電 = 1 1 = 21 壓信號轉換成頻率信號，振蕩頻率與輸入電壓的函數(shù)關系： (k 為 555 內(nèi)部電阻比值)，再根據(jù) 值的大小與輸入電壓的關系： ，在一 = = = 定時間內(nèi)計數(shù)脈沖的個數(shù)即可反映 值的大小。 圖

4、3-4 壓控振蕩器 壓控振蕩器的波形圖如下，每一次脈沖，計數(shù)一次，直到定時控制器變?yōu)樨摚?此時數(shù)碼管顯示的值即為測得的 值。占空比大于 90%，以確保數(shù)碼管顯示數(shù)值時， 不閃爍，更加穩(wěn)定。 圖 3-5 壓控振蕩器的波形圖 3.5 單穩(wěn)態(tài)觸發(fā)器 由 555 定時器與電阻、電容組成的單穩(wěn)態(tài)觸發(fā)器作為定時控制電路，由于壓控 振蕩器轉化的頻率與 值的關系，設 1s 內(nèi)通過的脈沖個數(shù)就是待測三極管的直流放 大系數(shù) 值，通過設定 R、C 的值，使定時高電平持續(xù)時間為 1s，根據(jù)單穩(wěn)態(tài)觸發(fā)器 暫穩(wěn)持續(xù)時間公式： ； 取，計算可得： ；選取 = 3 = 9.8 100 ，在實際電路連接時可對阻值做適當調(diào)整，使

5、其在 1s 定時區(qū)間內(nèi)產(chǎn)生的 100 脈沖數(shù)量正好等于此時的 值。 圖 3-6 單穩(wěn)態(tài)觸發(fā)器 圖 3-7 單穩(wěn)態(tài)觸發(fā)器的波形圖 3.6 邏輯與門 圖 3-8 邏輯與門 在 Multisim 仿真環(huán)節(jié)，我們用 74LS08 作為邏輯與門，而在實際實驗室缺少與門芯 片的情況下，我們充分利用兩個二極管和一個上拉電阻，形成了一個邏輯與門。經(jīng)電路 板檢測，沒有發(fā)現(xiàn)問題，完全可以替代。 3.7 小結小結 微電流源為待測三極管提供恒定電流，確保待測三極管輸出電流不因其更換而變化， 然后通過壓控振蕩器，將采集的電壓量轉化成與之成正比變化的頻率，合理設定參數(shù)使 在一定時間內(nèi)通過的脈沖個數(shù)即為被測三極管的 值；用

6、 555 定時器構成的單穩(wěn)態(tài)觸發(fā) 器產(chǎn)生計數(shù)時間控制信號，該信號只有一個正脈沖，從電路連通到計數(shù)時間結束，確保 了不會重復計數(shù)；最后，將兩個脈沖信號通過與門相與，等待數(shù)字部分進行下一步處理。 第 4 章 數(shù)字系統(tǒng) 4.1 VHDL 概述 4.1.1 VHDL 的發(fā)展 VHDL 是一種面向設計的多領域、多層次的 IEEE 標準硬件描述語言，是目前十分 流行的硬件描述工具，并且被大多數(shù) EDA 工具支持。VHDL 語言誕生于 1982 年。1987 年底，VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言。自 IEEE 公布了 VHDL 的標準版本 IEEE-1076(簡稱 87 版)之后

7、，VHDL 很好地體現(xiàn)了標準化的威力，因而逐步 得到推廣，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可 以和 VHDL 接口，逐步取代了原有的非標準的硬件描述語言。1993 年，IEEE 對 VHDL 進行了修訂，公布了新版本的 VHDL，即 IEEE1076-1993(簡稱 93 版)，從更高的抽象層 次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容。 4.1.2 VHDL 的特點 VHDL 主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口。VHDL 的程序結構特點 是將一項工程設計，或稱實體設計(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外 部(或稱可視部分，及端口)

8、和內(nèi)部(或稱不可視部分)。在對一個設計實體定義了外部界 面后，一旦內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分 成內(nèi)外部分的概念是 VHDL 系統(tǒng)設計的基本特點。VHDL 的語言形式和描述風格是在一 般的計算機高級語言的基礎上，加上一些具有硬件特征的語句。 (1) VHDL 語言設計方式多樣 VHDL 語言具有強大的語言結構, 只需采用簡單明確的 VHDL 語言程序就可以描 述十分復雜的硬件電路。VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設 計實現(xiàn), 這是其他硬件描述語言所不能比擬的。同時, 它還具有多層次的電路設計描述 功能。除此之外 , VHDL 語言設

9、計方法靈活多樣 , 既支持自頂向下的設計方式, 也支持自底向上的 設計方法; 既支持模塊化設計方法, 也支持層次化設計方法。 (2) VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能 , 既可描述系統(tǒng)級電路 , 也可以描述 門級電路 ; 描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述 , 也可以采 用三者的混合描述方式。同時,VHDL 語言也支持慣性延遲和傳輸延遲, 這樣可以準確 地建立硬件電路的模型。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持 標準定義的數(shù)據(jù)類型, 也支持用戶定義的數(shù)據(jù)類型, 這樣便會給硬件描述帶來

10、較大的自 由度。 (3) VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在: 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者 從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4) VHDL 語言的設計描述與器件無關 采用 VHDL 語言描述硬件電路時, 設計人員并不需要首先考慮選擇進行設計的器 件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化, 而不需要考慮其他 的問題。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來 實現(xiàn)。 (5) VHDL 語言程序易于共

11、享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。在設計過程中 , 設計人員可以建立 各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地 進行設計 , 而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模 塊, 將這些模塊存放在庫中 , 就可以在以后的設計中進行復用。 總之，VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 設計技術齊全，方法靈活，支持廣泛,系統(tǒng)硬件描述能力強，具有多層次描述系統(tǒng)硬件的 能力，可以從系統(tǒng)的數(shù)學模型直到門級電路，并且高層次的行為描述可以與低層次的 RTL 描述、門級描述混合使用；

12、可以實現(xiàn)與工藝無關的編程，工藝更新時，無需修改原 設計，只要改變相應的工藝映射工具即可；VHDL 語言標準規(guī)范，易于移植、共享和重 用。因此，它可以使設計成果在設計人員之間方便地進行交流和共享, 從而減小硬件電 路設計的工作量, 縮短開發(fā)周期。 4.2 FPGA 平臺概述 4.2.1 FPGA 的概述 FPGA 是在 PAL（Programmable Logic Device，可編程陣列邏輯） ， GAL(GenericArrayLogic，通用陣列邏輯)基礎之上發(fā)展起來的可編程邏輯器件。同以往 的 PAL 或 GAL 器件相比，F(xiàn)PGA 門級數(shù)量多，規(guī)模大，可替代幾十甚至幾千塊通用 IC 芯

13、片，F(xiàn)PGA 已經(jīng)成為一種系統(tǒng)級部件。各大 FPGA 生產(chǎn)商以及專業(yè) IP 核提供商都提供 應用于各種場合的軟件 IP 資源，如存儲器接口、高速串行收發(fā)器、PCI(Peripheral Component Interconnection，外圍部件互連)接口、FIR 或 IIR 濾波器等。這些 IP 核都經(jīng) 過嚴密的測試及驗證，在定制參數(shù)后，這些 IP 核可直接下載到 FPGA 上，實現(xiàn)特定的功 能。這些資源能大大促進項目開發(fā)的進程。 FPGA 芯片除了具有 ASIC 的特點之外，還具有以下幾優(yōu)點： (1) 硬件資源豐富。隨著 VLSI(VeryLarge Scale Integratedcir

14、cuites，超大規(guī)模集成電 路)工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶體管， FPGA 或 CPLD 芯片的 規(guī)模也越來越大，其單片邏輯門數(shù)已達到上百萬門，所能實現(xiàn)的功能也越來越強。以 Altera 公司的低端產(chǎn)品 CyclonelII EP3C120 為例，該芯片內(nèi)部資源包括個邏輯單元，432 個 M9K 存儲塊，RAM 總容量是 3981Kbit，288 個嵌入式 1818 乘法器，4 個鎖相環(huán)， 最大用戶 Io 引腳 530 個，差分通道 233 個。 (2) 設計靈活。 FPGA 或 CPLD 芯片在出廠之前都做過百分之百的測試，不需要設 計人員承擔投片風險和費用。FPGA

15、軟件包中有各種輸入工具、仿真工具、版圖設計工 具和編程器等。電路設計人員在很短的時間內(nèi)就可以完成電路的輸入、編譯、優(yōu)化、仿 真，直至最后芯片的布局和下載。設計人員只需在自己的實驗室里通過相關的軟硬件環(huán) 境來完成芯片的最終功能設計。除此之外，用戶可以反復地編程、擦除、使用或者在外 圍電路不動的情況下修改邏輯以實現(xiàn)不同的功能。所以， FPGA 適合于快速原型設計。 (3) 眾多 IP 核。IP 核分為軟核、硬核和固核三種5。硬核的設計與工藝已完成，用 戶不能隨意更改，用戶得到的硬核僅是產(chǎn)品功能而不是產(chǎn)品設計。固核是一種介于硬核 與軟核之間的 IP 核。它既不獨立、也不固定、可根據(jù)用戶要求作部分修改

16、。而軟核是用 HDL(HardwareDescriptionLanguage，硬件描述語言)描述的可綜合的電路功能模塊。由于 不涉及具體的物理實現(xiàn)，因此靈活性好。但也存在著性能上(如時序、面積、功耗等)可 預知性較差的缺點。各大 FPGA 生產(chǎn)商以及專業(yè) IP 核提供商都提供應用于各種場合的軟 件 IP 資源，如存儲器接口、高速串行收發(fā)器、PCI(PeripheralComponentInterconnection， 外圍部件互連)接口、FIR 或 IIR 濾波器等6。這些 IP 核都經(jīng)過嚴密的測試及驗證，在 定制參數(shù)后，這些 IP 核可直接下載到 FPGA 上，實現(xiàn)特定的功能。這些資源能大大

17、促進 項目開發(fā)的進程。 (4) 升級簡易。FPGA 采用 ISP(In System Programming，在線可編程)技術就能使 FPGA 產(chǎn)品做到遠程升級。 4.2.2 FPGA 發(fā)展狀況 FPGA 的發(fā)展趨勢主要體現(xiàn)在下幾個方面：向更高密度、更大容量的千萬門系統(tǒng)級 方向邁進；向低成本、低電壓、微功耗、微封裝和環(huán)保型方向發(fā)展；IP(Intedectual Property)資源復用理念將得到普遍認同并成為主要設計方式；MCU、DSP 等嵌入式處理 器 IP 將成為 FPGA 應用的核心。 隨著處理器以 IP 的形式嵌入到 FPGA 中，ASIC(Application Specific

18、Integrated Circuits)和 FPGA 之間的界限將越來越模糊，未來的某些電路板上可能只有兩部分電路： 模擬部分(包括電源)和一塊 FPGA 芯片，最多還有一些大容量的存儲器這一切表明，可 編程片上系統(tǒng)(System on a Programmable Chip，SOPC)正在成為 FPGA 最為重要的發(fā)展方 向。 目前大致采用兩種方法來實現(xiàn) SOPC：一種是在可編程器件 FPGA 中嵌入 CPU 內(nèi)核， 獲得可編程系統(tǒng)平臺；另種是將可編程模塊置入 ASIC 之中，得到具有可配置功能的 ASIC?；谝陨?FPGA 的優(yōu)點和未來發(fā)展趨勢，這里選擇 SOPC 作為 LED 顯示屏控

19、制 系統(tǒng)的研究的方向，相信在不久的將來必促進 LED 顯示屏控制技術的發(fā)展。SOPC 也是 SOC(System On Chip，片上系統(tǒng))，即由單個芯片完成整個系統(tǒng)的主要邏輯功能。SOPC 具有 SOC 的所有優(yōu)點，克服了其缺點，應用更加靈活。 4.3 開發(fā)工具 Quartus II 任何一種技術的流行，都會有很好的開發(fā)工具在后面做支持，Altera 公司開發(fā)的軟、 硬件開發(fā)工具 QuartusII，和其他公司提供的一些第三方仿真軟件(如 ModelSim)，為其芯 片的推廣提供了有力的支持。有了這些工具使得 FPGA 開發(fā)變得方便而簡潔，開發(fā)周期 大大縮短。 QuartusII 是一個集成

20、開發(fā)環(huán)境，設計人員可在里面完成 ASIC 的全部設計，包括系 統(tǒng)的生成、編譯、仿真，并可以下載到開發(fā)器件中，進行實時評估和驗證。QuatusII 軟 件提供了可編程片上系統(tǒng)(SOPC)設計的一個綜合開發(fā)環(huán)境。QuartusII 集成環(huán)境包括以下 內(nèi)容：系統(tǒng)級設計，嵌入式軟件開發(fā)、可編程邏輯器件(PLD)設計、綜合、布局布線、 驗證和仿真。QuartusII 設計軟件根據(jù)設計者需要提供了一個完整的多平臺開發(fā)環(huán)境，包 含整個 FPGA 和 CPLD 設計階段的解決方案。 圖 4-1 QuartusII 歡迎界面 下圖為 QuartusII 軟件的開發(fā)流程： 圖 4-2 QuartusII 軟件的開

21、發(fā)流程 Quartus II 軟件被推薦用于所有新的 CPLD、FPGA 和結構化 ASIC 設計；支持新的 MAX II CPLD 以及 Cyclone、Stratix 和 Stratix II FPGA 以及 HardCopy結構化 ASIC 支持 MAX、FLEX 和 ACEX 設計； Quartus II 軟件涵蓋了從開發(fā)設計到器件實現(xiàn)的全部功能，更快的按鍵式性能表現(xiàn)， 更適用于引腳鎖定的情況；出眾的集成化綜合支持；為第三方工具提供了無縫接口；轉 換 MAX+PLUS II 工程的增強功能；許多設計人員使用 Quartus II 軟件，并且對其印象深 刻。Quartus II 軟件的設

22、計過程主要包括： 建立項目 輸入設計電路（可采用不同方式） 設計編譯 設計仿真 設計輸入綜合布局布線時序分析仿真程配置功能仿真調(diào)試工程更改管理時序逼近 設計下載 圖 4-3 Quartus II 軟件主界面 4.4 數(shù)字系統(tǒng)的整體結構 圖 4-4 數(shù)字系統(tǒng)原理圖 整個設計分別由十進制計數(shù)器模塊（BCD_CNT） 、分時總線切換電路模塊 （SCAN）和七段顯示譯碼器電路模塊（DEC_LED）三個子模塊構成。 總的輸入為十進制計數(shù)器時鐘 clk，異步復位清零信號 reset，分時總線切換電路時 鐘 CL。在 reset 信號為 0 期間，在每個 clk 的上升沿計數(shù)器將加 1。在每個 cl 的上升

23、沿 將會改變對三個數(shù)碼管的掃描選通?？偟妮敵鰹閿?shù)碼管選通信號 sel（三位） ，輸出到七 段數(shù)碼管的數(shù)據(jù)信號 ledout（七位） 。 圖 4-5 數(shù)字系統(tǒng)的頂層模塊 圖 4-6 數(shù)字系統(tǒng)的仿真 4.5 數(shù)字系統(tǒng)的子模塊 4.5.1 計數(shù)模塊及程序 計數(shù)模塊實現(xiàn)了對模擬系統(tǒng)輸入頻率的計數(shù)，并設置了一個 reset 復位信號。 圖 4-7 計數(shù)模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity BCD_CNT is p

24、ort(reset:in std_logic; clk:in std_logic; -5MHz c1,c2,c3:out std_logic_vector(3 downto 0); end BCD_CNT; architecture cnt of BCD_CNT is signal cn1,cn2,cn3:std_logic_vector(3 downto 0); begin cnt1:process(clk,reset) begin if(reset=1) then cn1=0000; elsif(clkevent and clk=1) then if(cn19) then cn1=cn1+

25、1; else cn1=0000; end if; end if; end process cnt1; c1=cn1; cnt2:process(cn1(3),reset) begin if(reset=1) then cn2=0000; elsif(cn1(3)event and cn1(3)=0) then if(cn29) then cn2=cn2+1; else cn2=0000; end if; end if; end process cnt2; c2=cn2; cnt3:process(cn2(3),reset) begin if(reset=1) then cn3=0000; e

26、lsif(cn2(3)event and cn2(3)=0) then if(cn39) then cn3=cn3+1; else cn3=0000; end if; end if; end process cnt3; c3=cn3; end cnt; 4.5.2 掃描模塊及程序 掃描模塊實現(xiàn)了對七段共陰數(shù)碼管的位選掃描。因為，人眼分辨閃爍頻率的極限在 24Hz 左右，所以，三位數(shù)碼管實現(xiàn)動態(tài)掃描的時鐘頻率，被設置為 160Hz。 圖 4-8 掃描模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all

27、; use ieee.std_logic_unsigned.all; entity SCAN is port( c1,c2,c3:in std_logic_vector(3 downto 0); CL:in std_logic; -20MHz q:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0); end SCAN; architecture one of SCAN is signal cnt:std_logic_vector(1 downto 0); signal q_temp:std_logic_v

28、ector(3 downto 0); signal sel_temp:std_logic_vector(2 downto 0); begin p1:process(cl) begin if(clevent and cl=1) then if(cnt2) then cnt=cnt+1; else cnt q_temp=c1; sel_temp q_temp=c2; sel_temp q_temp=c3; sel_temp null; end case; end process p2; q=q_temp; sel ledout ledout ledout ledout ledout ledout

29、ledout ledout ledout ledout null; end case; end process; end one; 4.6 小結 數(shù)字系統(tǒng)實現(xiàn)了對模擬系統(tǒng)輸出頻率的計數(shù)、譯碼和顯示功能，數(shù)字系統(tǒng)的仿真如下： 圖 4-10 數(shù)字系統(tǒng)功能仿真結果 當掃描頻率 CL 很大的時候，sel 從 1、2、4 變化，即在一個時刻，sel 只有一位為高， 計數(shù)器的輸出只有一位 C1 或 C2 或 C3 選中，并且正確的輸出。當復位信號 reset 先為高 的時候清零，當變?yōu)榈偷臅r候隨著 clk 上升沿到來計數(shù)器開始計數(shù)，從 000999，c1 為 個位,十位為 c2,c3 是百位。計數(shù)器為 0

30、 時，ledout 輸出為十六進制 3F（2 進制） ，為 1 時 輸出為為 06H 等等，輸出正確。 第 5 章 系統(tǒng)的數(shù)據(jù)分析 5.1 模擬系統(tǒng)的數(shù)據(jù) 5.1.1 壓控振蕩器 經(jīng)過測定，不同極性、不同型號的三極管，由模擬系統(tǒng)的壓控振蕩器所產(chǎn)生的脈 沖信號頻率也不同。頻率范圍從 50Hz-300Hz 不等，大體與所測三極管 參數(shù)值一致。 圖 5-1 脈沖信號 5.1.1 單穩(wěn)態(tài)觸發(fā)器 根據(jù)單穩(wěn)態(tài)觸發(fā)器暫穩(wěn)持續(xù)時間公式：，單穩(wěn)態(tài)觸發(fā)器選擇適當?shù)碾娙莺?= 3 電阻，使閘門信號的高電平持續(xù) 1s。 圖 5-2 閘門信號 5.1.2 通過與門后的脈沖信號 據(jù)測算，1s 的閘門信號內(nèi)通過的脈沖個數(shù)約

31、等于，與三極管 參數(shù)值正相關的真實脈 沖頻率數(shù)，誤差小于 5% 。 圖 5-3 通過與門后的閘門脈沖信號 5.2 測量系統(tǒng) 測量系統(tǒng)的模擬系統(tǒng)如下圖所示，實現(xiàn)了模擬數(shù)據(jù)的采集和處理。 圖 5-4 測量系統(tǒng)的數(shù)據(jù)采集與處理部分 圖 5-5 數(shù)字系統(tǒng)的 FPGA 平臺環(huán)境 圖 5-5 測量系統(tǒng)的聯(lián)合調(diào)試 5.3 測量系統(tǒng)的統(tǒng)計數(shù)據(jù) 三極管參數(shù)手冊中所測定的 hFE 值，即三極管 參數(shù)值，是在 Ta=25 攝氏度的情況 下測定的。 而該批次的測量數(shù)據(jù)是在室溫 23-28 攝氏度，濕度 24%-43%的情況下測定的。受溫 度濕度等環(huán)境因素的影響，難免產(chǎn)生系統(tǒng)誤差和個別誤差。因此，在此項課題中，由溫 濕

32、度等環(huán)境因素造成的三極管 參數(shù)值的測量誤差，也應納入總的數(shù)據(jù)誤差考慮范圍 （另：平均值精確到個位） 。 5.3.1 PNP 型三極管測量數(shù)據(jù) 表 5-1 三級管 2N 5401 的測量數(shù)據(jù) 測量次數(shù)12345678910 參數(shù)值231234233233235231231231233231 平均值232 符號參數(shù)測試條件最小值典型值最大值單位 IC= -1mA, VCE= -5V30 IC= -10mA, VCE= -5V60240手冊范圍hFEDC Current Gain IC= -50mA, VCE= -5V50 表 5-2 三級管 S9012 H 的測量數(shù)據(jù) 測量次數(shù)1234567891

33、0 參數(shù)值205205206204205206205206204205 平均值205 手冊范圍144-202 5.3.2 NPN 型三極管測量數(shù)據(jù) 表 5-3 三級管 S9018 H 的測量數(shù)據(jù) 測量次數(shù)12345678910 參數(shù)值107107108107107107107106107107 平均值107 手冊范圍97-146 表 5-4 三級管 S9014 C 的測量數(shù)據(jù) 測量次數(shù)12345678910 參數(shù)值268276265265265264266264264264 平均值267 手冊范圍200-600 表 5-5 三級管 S9013 H 的測量數(shù)據(jù) 測量次數(shù)12345678910 參

34、數(shù)值198198198196197197197198198197 平均值197 手冊范圍144-202 表 5-6 三級管 2N 5551 的測量數(shù)據(jù) 測量次數(shù)12345678910 參數(shù)值100999998999998999998 平均值99 符號參數(shù)測試條件最小值典型值最大值單位 IC = 1.0mA, VCE = 5.0V40 IC = 1.0mA, VCE = 1.0V70 IC = 10mA, VCE = 1.0V100300 IC = 50mA, VCE = 1.0V60 手冊范圍hFEDC Current Gain IC = 100mA, VCE = 1.0V30 表 5-7 三

35、級管 2N 3904 的測量數(shù)據(jù) 測量次數(shù)12345678910 參數(shù)值187187186188186184186185185184 平均值186 符號參數(shù)測試條件最小值典型值最大值單位 IC = 0.1mA, VCE = 1.0V30 IC= -10mA, VCE= -5V60240手冊范圍hFEDC Current Gain IC= -50mA, VCE= -5V50 表 5-8 三級管 H 8050 的測量數(shù)據(jù) 測量次數(shù)12345678910 參數(shù)值163161162161160160159160160168 平均值161 符號參數(shù)測試條件最小值典型值最大值單位 VCE= 1V, IC=

36、 100mA85400手冊范圍hFEDC Current Gain VCE= 1V, IC= 800mA40 5.4 小結 因為整個測量系統(tǒng)由模擬系統(tǒng)和數(shù)字系統(tǒng)兩部分構成，而誤差極易發(fā)生于數(shù)據(jù)采集 和處理，還有最后顯示讀數(shù)的環(huán)節(jié)。所以應提高模擬數(shù)據(jù)采集的精度，利用壓控振蕩器 實現(xiàn)電壓到頻率的精確轉換，和單穩(wěn)態(tài)觸發(fā)器產(chǎn)生的閘門信號來精確定時。另外，環(huán)境 溫濕度等外界條件也會影響到三極管的直流放大參數(shù)。所以，在一定溫濕度環(huán)境下測量 的數(shù)據(jù)還存在一定的相對性。 第 6 章 結論 本課題的設計研究充分利用了模擬電子技術和數(shù)字電子技術，是二者結合的產(chǎn)物。 此項設計基于 VHDL 技術，在 FPGA 的環(huán)

37、境平臺下實現(xiàn)，軟硬件結合，各有分工。 該系統(tǒng)分別實現(xiàn)了數(shù)據(jù)的采集、處理、和顯示等一系列功能。符合任務所規(guī)定的要 求，測量精度在允許誤差范圍之內(nèi)，可以對三極管的極性進判定、對直流放大 參數(shù)進 行測量。 另外，如果條件可能的話，還可以將溫、濕度傳感器和該系統(tǒng)集成，以方便對一定 溫、濕度條件下，三極管 參數(shù)的測量；并方便與在 Ta=25 攝氏度的標準環(huán)境下測定的 三極管 參數(shù)值進行比對。 致 謝 本設計論文的研究工作是在我的導師畢亞軍老師的指導和悉心關懷下完成的，從開 題伊始到論文結束，我所取得的每一個進步都無不傾注著導師辛勤的汗水和心血。導師 嚴謹?shù)闹螌W態(tài)度、淵博的各科知識、無私的奉獻精神使我深受

38、啟迪。畢老師要指導很多 同學的論文，加上本來就有的教學任務，工作量之大可想而知。在畢設周志的一次次的 回稿中，老師精確到每一個字的的批改，給我留下了深刻的印象，也讓我明白了治學所 應有的態(tài)度。從畢老師身上，我不僅學到了扎實、寬廣的專業(yè)知識，也學到了做人的道 理。在今后的學習工作中，我將銘記恩師對我的教誨和鼓勵，盡自己最大的努力，從而 取得更好的成績！ 在此，我要向我的導師畢亞軍老師致以最衷心的感謝和深深的敬意！ 在畢業(yè)設計期間，電工基礎教研室的每位老師對我的學習、生活和工作都給予了我 很大的幫助，使我的知識和實踐水平得到了很大的提高，取得了長足的進步。在此，向 所有關心和幫助過我的老師、同學和

39、朋友表示由衷的謝意！衷心地感謝在百忙之中評閱 論文和參加答辯的各位專家、教授，謝謝！ 參考文獻 1 閻石.數(shù)字電子技術，第五版 北京：高等教育出版社，2006. 2 童詩白,華成英.模擬電子技術，第四版 北京：高等教育出版社，2006. 3 李國洪,沈明山.可編程器件 EDA 技術與實踐,北京：機械工業(yè)出版社,2004. 4 胡仁杰.電工電子創(chuàng)新實驗 ,北京：高等教育出版社，2010. 5 梁文海,吳均.三極管特性參數(shù)數(shù)字化測量的研究與實現(xiàn).微計算機信息（測控自動化） 2008,24(8): 143-144、154 6 毛自娟.晶體管特性測試電路的改進.黔西南民族師范高等?？茖W校學報. 2004,2:71-74 7 隋琦.虛擬三極管伏安