重慶大學(xué)光電學(xué)院EDA復(fù)習(xí)試卷

1、 EDA試卷一、單項(xiàng)選擇題1、2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_綜合適配_編程下載硬件測(cè)試。A. 功能仿真B. 時(shí)序仿真C. 邏輯綜合D. 配置3. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi)。A. 軟IPB. 固IPC. 硬IPD. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_是錯(cuò)誤的。A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程。B. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文

2、件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類(lèi)，其中CPLD通過(guò)_實(shí)現(xiàn)其邏輯功能。A. 可編程乘積項(xiàng)邏輯B. 查找表（LUT）C. 輸入緩沖D. 輸出緩沖6. VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_。A. 器件外部特性B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減

3、少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中_不屬于面積優(yōu)化。A. 流水線(xiàn)設(shè)計(jì)B. 資源共享C. 邏輯優(yōu)化D. 串行化8. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是_。A. 立即完成B. 在進(jìn)程的最后完成C. 按順序完成D. 都不對(duì)9. 不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)_。A. 時(shí)序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中_占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。A. 一位熱碼編碼B. 順序編碼C. 狀態(tài)位直接輸出型編碼D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的

4、VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE._.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF _ ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) _IF _ THEN- 邊沿檢測(cè)IF Q1 10 THENQ1 0);- 置零ELSEQ1 = Q1 +

5、 1 ;- 加1END IF;END IF;END PROCESS ;_END bhv;2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : _ STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: _ STD_LOGIC_VECTOR(_ DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1 _ _;END bhv;三、VH

6、DL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK,

7、A)- 11BEGIN- 12IF CLKEVENT AND CLK = 1 THEN- 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 1101111;- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在兩處錯(cuò)誤，試指出，并說(shuō)明理由：2. 修改相應(yīng)行的程序：錯(cuò)誤1行號(hào)： 程序改為：錯(cuò)誤2行號(hào)： 程序改為：四、閱讀下列VHDL程序，畫(huà)出原理圖（RTL級(jí)）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HA

8、D ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc = NOT(a NAND b);d 10 THENQ1 0);- 置零ELSEQ1 = Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q = Q1;END bhv;2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTIT

9、Y bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1 ELSE B;END bhv;三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VE

10、CTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLKEVENT AND CLK = 1 THEN- 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S

11、LED7S = 0000000;四、閱讀下列VHDL程序，畫(huà)出原理圖（RTL級(jí)）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc = NOT(a NAND b);d 0);ELSIF CLK = 1 AND CLKEVENT THENIF LOAD = 1 THEN Q1 := DATA;E

12、LSEIF EN = 1 THENQ1 := Q1 + 1;END IF;END IF; END IF;Q = Q1;END PROCESS;END ONE;2. 看下面原理圖，寫(xiě)出相應(yīng)VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (E, A, Y)BEGINI

13、F E = 0 THENB = Y;Y = Z;ELSEB = Z;Y = A;END IF;END PROCESS;END BEHAV;六、綜合題下圖是一個(gè)A/D采集系統(tǒng)的部分，要求設(shè)計(jì)其中的FPGA采集控制模塊，該模塊由三個(gè)部分構(gòu)成：控制器（Control）、地址計(jì)數(shù)器（addrcnt）、內(nèi)嵌雙口RAM（adram）。控制器（control）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫(xiě)入操作。Adram是一個(gè)LPM_RAM_DP單元，在wren為1時(shí)允許寫(xiě)入數(shù)據(jù)。試分別回答問(wèn)題下面列出了AD574的控制方式和控制時(shí)序圖AD574邏輯控制真值表（X表示任意）CECSRCK12_8A0

14、工 作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動(dòng)12位轉(zhuǎn)換100X1啟動(dòng)8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個(gè)0有效AD574工作時(shí)序：1. 要求AD574工作在12位轉(zhuǎn)換模式，K12_8、A0在control中如何設(shè)置K12_8為1，A0為02. 試畫(huà)出control的狀態(tài)機(jī)的狀態(tài)圖類(lèi)似書(shū)上圖8-43. 對(duì)地址計(jì)數(shù)器模塊進(jìn)行VHDL描述輸入端口：clkinc 計(jì)數(shù)脈沖 cntclr計(jì)數(shù)器清零輸出端口：rdaddrRAM讀出地址，位寬10位library ieee;use ieee.std_logic_1164.all;use ie

15、ee.std_logic_unsigned.all;entity addr_cnt isport (clkinc, cntclr : in std_logic;wraddr : out std_logic_vector (9 downto 0) );end addr_cnt;architecture one of addr_cnt issignal tmp : std_logic_vector (9 downto 0);beginprocess (clkinc, cntclr)beginif clkincevent and clkinc = 1 thenif cntclr = 1 thentm

16、p 0);elsetmp = tmp + 1;end if;end if;end process;wraddr = tmp;end one;4. 根據(jù)狀態(tài)圖，試對(duì)control進(jìn)行VHDL描述library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control isport (addata : in std_logic_vector (11 downto 0);status, clk : in std_logic;cs, ce, a0, rc, k12_8, clkinc : out st

17、d_logic;rddata : out std_logic_vector (11 downto 0) );end control;architecture behav of control istype con_st is (s0, s1, s2, s3, s4);signal cst, nst : con_st;signal lock : std_logic;signal reg12 : std_logic_vector (11 downto 0);begina0 = 0;k12_8 = 1;ce = 1;cs = 0;REGP : process (clk)beginif clkeven

18、t and clk = 1 thencst rc = 1; lock = 0; nst rc = 0; lock = 0; nst if status = 1 then nst = s3; end if;rc = 1; lock rc = 1; lock = 1; nst rc = 1; lock = 0; nst nst = s0;end case;end process;LOCKP : process (lock)beginif lock = 1 and lockevent thenreg12 = addata;end if;end process;rddata = reg12;clkinc addata, s