EDA課程設(shè)計(jì)——移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)

1、河南科技大學(xué)課 程 設(shè) 計(jì) 說(shuō) 明 書(shū)課程名稱(chēng) EDA技術(shù)與應(yīng)用 題 目 移位寄存器的設(shè)計(jì)與實(shí)現(xiàn) 學(xué) 院 班 級(jí) 學(xué)生姓名 指導(dǎo)教師 日 期 EDA技術(shù)課程設(shè)計(jì)任務(wù)書(shū)班級(jí)： 姓名： 學(xué)號(hào)： 設(shè)計(jì)題目： 移位寄存器的設(shè)計(jì)與實(shí)現(xiàn) 一、設(shè)計(jì)目的進(jìn)一步鞏固理論知識(shí)，培養(yǎng)所學(xué)理論知識(shí)在實(shí)際中的應(yīng)用能力；掌握EDA設(shè)計(jì)的一般方法；熟悉一種EDA軟件，掌握一般EDA系統(tǒng)的調(diào)試方法；利用EDA軟件設(shè)計(jì)一個(gè)電子技術(shù)綜合問(wèn)題，培養(yǎng)VHDL編程、書(shū)寫(xiě)技術(shù)報(bào)告的能力。為以后進(jìn)行工程實(shí)際問(wèn)題的研究打下設(shè)計(jì)基礎(chǔ)。二、設(shè)計(jì)任務(wù)根據(jù)計(jì)算機(jī)組成原理中移位寄存器的相關(guān)知識(shí)，利用VHDL語(yǔ)言設(shè)計(jì)了三種不同的寄存器：雙向移位寄存器、

2、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。三、設(shè)計(jì)要求（1）通過(guò)對(duì)相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義及現(xiàn)狀研究分析。（2）通過(guò)課題設(shè)計(jì)，掌握計(jì)算機(jī)組成原理的分析方法和設(shè)計(jì)方法。（3）學(xué)習(xí)按要求編寫(xiě)課程設(shè)計(jì)報(bào)告書(shū)，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。（4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過(guò)程中，認(rèn)真查閱相應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。四、設(shè)計(jì)時(shí)間安排查找相關(guān)資料（1天）、設(shè)計(jì)并繪制系統(tǒng)原理圖（2天）、編寫(xiě)VHDL程序（2天）、調(diào)試（2天）、編寫(xiě)設(shè)計(jì)報(bào)告（2天）和答辯（1天）。五、主要參考文獻(xiàn)1 江國(guó)強(qiáng)編著. EDA技術(shù)與實(shí)用(第三版). 北

3、京：電子工業(yè)出版社，2011.2 曹昕燕，周鳳臣.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì).北京：清華大學(xué)出版社,2006.53 閻石主編.數(shù)字電子技術(shù)基礎(chǔ).北京：高等教育出版社，2003.4 Mark Zwolinski. Digital System Design with VHDL.北京：電子工業(yè)出版社，20085 Alan B. Marcovitz Introduction to logic Design.北京：電子工業(yè)出版社，2003指導(dǎo)教師簽字： 年 月 日農(nóng)業(yè)工程學(xué)院課程設(shè)計(jì)說(shuō)明書(shū)移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)摘 要系統(tǒng)使用EDA技術(shù)設(shè)計(jì)了具有移位功能的寄存器，采用硬件描述語(yǔ)言VHDL進(jìn)行設(shè)計(jì)，然后進(jìn)行

4、編程，時(shí)序仿真等。軟件基于VHDL語(yǔ)言實(shí)現(xiàn)了本設(shè)計(jì)的控制功能。本設(shè)計(jì)根據(jù)移位寄存器的功能設(shè)計(jì)了三種不同的寄存器：雙向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。設(shè)計(jì)過(guò)程中，運(yùn)用了軟件Quartus進(jìn)行編程，仿真，整個(gè)設(shè)計(jì)過(guò)程簡(jiǎn)單，使用方便。功能齊全，精度高，具有一定的開(kāi)發(fā)價(jià)值。通過(guò)設(shè)計(jì)，對(duì)EDA有了更深層的了解，相對(duì)于課堂上所學(xué)的知識(shí)來(lái)說(shuō)，增加了一定的實(shí)踐經(jīng)驗(yàn)，在編譯時(shí)，常會(huì)出現(xiàn)錯(cuò)誤不能通過(guò)編譯，經(jīng)過(guò)一點(diǎn)點(diǎn)的改正錯(cuò)誤，最終終于通過(guò)編譯，并得到正確的仿真結(jié)果，同時(shí)對(duì)EDA的實(shí)現(xiàn)軟件Quartus的使用方法也能夠更加熟練的掌握。關(guān)鍵詞： EDA，VHDL，移位寄存器

5、目 錄第一章 緒論1一、課程設(shè)計(jì)的目的1二、課程設(shè)計(jì)的內(nèi)容1三、EDA簡(jiǎn)介2四、VHDL21、VHDL的簡(jiǎn)介22、VHDL語(yǔ)言的特點(diǎn)33、VHDL的設(shè)計(jì)流程3第二章 總體設(shè)計(jì)5一、設(shè)計(jì)規(guī)劃5二、各模塊工作原理及設(shè)計(jì)51、移位寄存器的工作原理52、雙向移位寄存器的設(shè)計(jì)53、串入串出（SISO）移位寄存器的設(shè)計(jì)84、串入并出（SIPO）移位寄存器的設(shè)計(jì)10第三章 設(shè)計(jì)結(jié)論13參考文獻(xiàn)14I第一章 緒論隨著社會(huì)的發(fā)展，科學(xué)技術(shù)也在不斷的進(jìn)步。特別是計(jì)算機(jī)產(chǎn)業(yè)，可以說(shuō)是日新月異，移位寄存器作為計(jì)算機(jī)的一個(gè)重要部件，從先前的只能做簡(jiǎn)單的左移或右移功能的寄存器到現(xiàn)在廣泛應(yīng)用的具有寄存代碼、實(shí)現(xiàn)數(shù)據(jù)的串行-

6、并行轉(zhuǎn)換、數(shù)據(jù)運(yùn)算和數(shù)據(jù)處理功能的移位寄存器。移位寄存器正在向著功能強(qiáng)，體積小，重量輕等方向不斷發(fā)展，本設(shè)計(jì)主要介紹的是一個(gè)基于超高速硬件描述語(yǔ)言VHDL對(duì)移位寄存器進(jìn)行編程實(shí)現(xiàn)。近年來(lái)，集成電路和計(jì)算機(jī)應(yīng)用得到了高速發(fā)展，現(xiàn)代電子設(shè)計(jì)技術(shù)已邁入一個(gè)嶄新的階段，具體表現(xiàn)在：（1）電子器件及其技術(shù)的發(fā)展將更多地趨向于為EDA服務(wù)；（2）硬件電路與軟件設(shè)計(jì)過(guò)程已高度滲透；（3）電子設(shè)計(jì)技術(shù)將歸結(jié)為更加標(biāo)準(zhǔn)、規(guī)范的EDA工具和硬件描述語(yǔ)言HDL的運(yùn)用；（4）數(shù)字系統(tǒng)的芯片化實(shí)現(xiàn)手段已成主流。因此利用計(jì)算機(jī)和大規(guī)模復(fù)雜可編程邏輯器件進(jìn)行現(xiàn)代電子系統(tǒng)設(shè)計(jì)已成為電子工程類(lèi)技術(shù)人員必不可少的基本技能之一。一

7、、課程設(shè)計(jì)的目的在計(jì)算機(jī)中常要求寄存器有移位功能。如在進(jìn)行乘法時(shí)，要求將部分積右移；在將并行傳送的數(shù)轉(zhuǎn)換成串行數(shù)時(shí)也需要移位。因此，移位寄存器的設(shè)計(jì)是必要的。本次設(shè)計(jì)的目的就是利用計(jì)算機(jī)組成原理中移位寄存器的相關(guān)知識(shí)，通過(guò)課程設(shè)計(jì)更加深入的了解移位寄存器的功能。了解EDA技術(shù)，并掌握VHDL硬件描述語(yǔ)言的設(shè)計(jì)方法和思想，通過(guò)學(xué)習(xí)的VHDL語(yǔ)言結(jié)合計(jì)算機(jī)組成原理中的相關(guān)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)。通過(guò)對(duì)移位寄存器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)知識(shí)，提高對(duì)計(jì)算機(jī)組成原理的理解。二、課程設(shè)計(jì)的內(nèi)容本課程設(shè)計(jì)是關(guān)于移位寄存器的設(shè)計(jì)，它不僅具有存儲(chǔ)代碼的功能，而且還有左移、右移、并行輸入及保持等功

8、能。本設(shè)計(jì)根據(jù)功能的不同，設(shè)計(jì)了三種移位寄存器。( 1 ) 雙向移位寄存器。 ( 2 ) 串入串出(SISO)移位寄存器。( 3 ) 串入并出(SIPO)移位寄存器。三、EDA簡(jiǎn)介EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適

9、配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可*性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。四、VHDL1、VHDL的簡(jiǎn)介VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)，翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。誕生于1982年。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱(chēng)87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代

10、了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱(chēng)93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。2、VHDL語(yǔ)言的特點(diǎn)（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器

11、件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立

12、的設(shè)計(jì)。3、VHDL的設(shè)計(jì)流程（1）設(shè)計(jì)規(guī)范的定義明確設(shè)計(jì)的目的，進(jìn)行設(shè)計(jì)的總體規(guī)劃。分析設(shè)計(jì)要求，以及自己要達(dá)到的設(shè)計(jì)目的和目標(biāo)。（2）采用VHDL進(jìn)行設(shè)計(jì)描述這部分包括設(shè)計(jì)規(guī)劃和程序的編寫(xiě)。設(shè)計(jì)規(guī)劃主要包括設(shè)計(jì)方式的選擇及是否進(jìn)行模塊劃分。設(shè)計(jì)方式一般包括直接設(shè)計(jì)，自頂向下和自底向下設(shè)計(jì)。（3）VHDL程序仿真對(duì)于某些人而言，仿真這一步似乎是可有可無(wú)的。但是對(duì)于一個(gè)可靠的設(shè)計(jì)而言，任何設(shè)計(jì)最好都進(jìn)行仿真，以保證設(shè)計(jì)的可靠性。另外，對(duì)于作為一個(gè)獨(dú)立的設(shè)計(jì)項(xiàng)目而言，仿真文件的提供足可以證明你設(shè)計(jì)的完整性。（4）綜合、優(yōu)化和布局布線綜合指的是將設(shè)計(jì)描述轉(zhuǎn)化成底層電路的表示形式，其結(jié)果是一個(gè)網(wǎng)表或

13、者是一組邏輯方程；優(yōu)化，這個(gè)主要是為了提高程序的執(zhí)行效率及減少資源的利用；布局布線，指的是將邏輯關(guān)系轉(zhuǎn)化成電路連接的方式。（5）仿真這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過(guò)布局布線之后，是不是還滿足你的設(shè)計(jì)要求。13第2章 總體設(shè)計(jì)一、設(shè)計(jì)規(guī)劃本設(shè)計(jì)是基于VHDL語(yǔ)言設(shè)計(jì)的移位寄存器，由于移位寄存器是計(jì)算機(jī)中非常重要的部件，所以本設(shè)計(jì)采用了不同的方法來(lái)實(shí)現(xiàn)寄存器的移位功能，具體設(shè)計(jì)的移位寄存器有：雙向移位寄存器、串入串出（SISO）移位寄存器、串入并出（SIPO）移位寄存器。由于涉及內(nèi)容比較基礎(chǔ)，所以設(shè)計(jì)比較簡(jiǎn)單。二、各模塊工作原理及設(shè)計(jì)1、移位寄存器的工作原理用VHDL語(yǔ)言描述任意分頻數(shù)的分頻器，

14、并實(shí)現(xiàn)占空比任意設(shè)置.每當(dāng)系統(tǒng)時(shí)鐘上升沿到來(lái)時(shí)，計(jì)數(shù)器就加計(jì)數(shù)一位(可任意設(shè)置為N位)，當(dāng)計(jì)數(shù)值到達(dá)預(yù)定值時(shí)就對(duì)分頻時(shí)鐘翻轉(zhuǎn)。這樣就會(huì)得到一個(gè)連續(xù)的時(shí)鐘脈沖。當(dāng)移位信號(hào)到來(lái)時(shí)，移位寄存器就對(duì)存儲(chǔ)的二進(jìn)制進(jìn)行移位操。移位寄存方式可自行設(shè)置(可左移、右移、一位移、多位移位寄存)。所謂雙向移位寄存器，即輸入的數(shù)據(jù)既可以左移又可以右移。所謂的串入/串出移位寄存器，即輸入的數(shù)據(jù)是一個(gè)接著一個(gè)依序地進(jìn)入，輸出時(shí)一個(gè)接著一個(gè)依序地送出。所謂的串入/并出移位寄存器，即輸入的數(shù)據(jù)是一個(gè)接著一個(gè)依序地進(jìn)入，輸出時(shí)一起送出。2、雙向移位寄存器的設(shè)計(jì)（1）雙向移位寄存器工作原理： 圖一 雙向移位寄存器原理圖雙向移位寄

15、存器由VHDL程序?qū)崿F(xiàn)，下面是其VHDL代碼：程序名:tdirreg.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY tdirreg IS PORT (clk: IN STD_LOGIC; din: IN STD_LOGIC; dir : IN STD_LOGIC; op_l: OUT STD_LOGIC; op_r: OUT STD_LOGIC);END tdirreg;ARCHITECTURE a OF tdirre

16、g IS SIGNAL q: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(clk) BEGIN IF clkEVENT AND CLK= 1THEN IF dir = 0 THEN q(0) = din; FOR i IN 1 TO 7 LOOP q(i) = q(i-1); END LOOP ; ELSE q(7) = din; FOR i IN 7 DOWNTO 1 LOOP q(i-1) =q(i); END LOOP ; END IF; END IF; END PROCESS ; op_l = q(7); op_r = q(0);END a;（

17、2）雙向移位寄存器仿真圖分析：圖二 雙向移位寄存器仿真圖對(duì)其仿真圖進(jìn)行仿真分析：dir為一個(gè)控制信號(hào)，clk為時(shí)鐘控制信號(hào)，din為輸入信號(hào)，表示要存入的數(shù)據(jù)，op_r表示右移（從高位到低位）后得到的結(jié)果，op_l表示左移（從低位到高位）后得到的結(jié)果。如圖所示：當(dāng)dir為0時(shí)，op_r輸出的是右移的結(jié)果，遇到一個(gè)clk的下降沿時(shí)，輸入數(shù)據(jù)右移一位。op_l輸出的是左移的結(jié)果，遇到一個(gè)clk的下降沿時(shí)，輸入數(shù)據(jù)左移一位。當(dāng)dir為1時(shí)，op_r與op_l與上述相反。3、串入串出（SISO）移位寄存器的設(shè)計(jì)（1） 串入串出移位寄存器工作原理圖三 串入串出移位寄存器原理圖串入串出（SISO）移位寄存

18、器由VHDL程序?qū)崿F(xiàn)。下面是其VHDL代碼：程序名：siso.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY siso IS PORT(data_in : IN STD_LOGIC; clk : IN STD_LOGIC; data_out : OUT STD_LOGIC);END siso;ARCHITECTURE a OF siso IS SIGNAL q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(clk) BEGIN IF clk EVENT AND CLK = 1 THEN q(0)=

19、data_in; FOR i IN 1 TO 3 LOOP q(i)=q(i-1); END LOOP; END IF; END PROCESS; data_out=q(3);END a;（2） 串入串出移位寄存器仿真圖分析圖四 串入串出移位寄存器仿真圖對(duì)其仿真圖進(jìn)行仿真分析：clk為時(shí)鐘控制信號(hào)，data_in為輸入信號(hào)，表示要存入的數(shù)據(jù)。data_out為輸出信號(hào)，表示輸出的數(shù)據(jù)。如圖所示：當(dāng)data_in串行輸入數(shù)據(jù)時(shí)，遇到一個(gè)時(shí)鐘信號(hào)clk，輸入數(shù)據(jù)向右移位，并串行輸出數(shù)據(jù)。4、串入并出（SIPO）移位寄存器的設(shè)計(jì)（1）串入串出移位寄存器工作原理圖五 串入串出移位寄存器原理圖串入并出（

20、SIPO）移位寄存器由VHDL程序?qū)崿F(xiàn)。下面是其VHDL代碼：程序名：sipo.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sipo IS PORT(d_in : IN STD_LOGIC; clk : IN STD_LOGIC; d_out : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sipo;ARCHITECTURE a OF sipo IS SIGNAL q : STD_LOG

21、IC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(clk) BEGIN IF clk EVENT AND CLK = 1 THEN q(0)=d_in; FOR i IN 1 TO 3 LOOP q(i)=q(i-1); END LOOP; END IF; END PROCESS; d_out=q;END a;（2）串入并出移位寄存器仿真圖分析圖六 串入并出移位寄存器仿真圖對(duì)其仿真圖進(jìn)行仿真分析：clk為時(shí)鐘控制信號(hào)，d_in為串行輸入信號(hào)，d_out為四位并行輸出信號(hào)，串行輸入信號(hào)四位為一組，該信號(hào)一位一位的按順序存入寄存器。如圖所示：當(dāng)串行輸入四位數(shù)據(jù)時(shí)，輸出一次性并行輸出。第三章 設(shè)計(jì)結(jié)論經(jīng)過(guò)了兩周的學(xué)習(xí)和工作，我終于完成了移位寄存器的設(shè)計(jì)和實(shí)現(xiàn)及相關(guān)論文。在這段時(shí)間里，我學(xué)到了很多知識(shí)也有很多感受，從課程設(shè)計(jì)，EDA，VHDL等相關(guān)知識(shí)很不了解的狀態(tài)，我開(kāi)始了獨(dú)立的學(xué)習(xí)和試驗(yàn)，查看相關(guān)的資料和書(shū)籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一步步完善起來(lái)，每一次改進(jìn)都是我學(xué)習(xí)的收獲，每一次試驗(yàn)的成功都會(huì)讓我興奮好一段時(shí)間。雖然我的論文作品不是很成熟，還有很多不足之處，但我可以自豪的說(shuō)，這里面的每一段代碼，都有