各種電平標準TTL_ECL_PECL_LVDS_CMOS_CML_GTL_HSTL_SSTL的差別

1、各種電平標準的差別TTL_ECL_PECL_LVDS_CMOS_CML_GTL_HSTL_SSTL 部分資料上說它們的邏輯標準,門限都是一樣的,就是供電大小不同,這兩種電平的區(qū)別就是這些么?是否LVTTL電平無法直接驅(qū)動TTL電路呢?另外,"因為2.4V與5V之間還有很大空閑，對改善噪聲容限并沒什么好處，又會白白增大系統(tǒng)功耗，還會影響速度。"  中,關(guān)于改善噪聲容限和系統(tǒng)功耗部分大家還有更深入的解釋么?簡單列個表把        Voh   Vol   Vih    

2、;Vil   VccTTL     2.4   0.4   2.0    0.8   5CMOS   4.44   0.5   3.5    1.5   5LVTTL   2.4   0.4   2.0    0.8   3.3LVCMOS  2.4   0.5   2.0    0.8   3.3SSTL_2 1.82  0.

3、68   1.43   1.07  2.5根據(jù)上表所示，LVTTL可以驅(qū)動TTL，至于噪聲，功耗問題小弟就不理解了，希望高手賜教！TTL 和 LVTTL 的轉(zhuǎn)換電平是相同的, TTL 產(chǎn)生于 1970 年代初, 當(dāng)時邏輯電路的電源電壓標準只有 5V 一種, TTL 的高電平干擾容限比低電平干擾容限大. CMOS 在晚十幾年后才形成規(guī)模生產(chǎn), 轉(zhuǎn)換電平是電源電壓的一半. 1990 年代才產(chǎn)生了 3.3V/2.5V 等不同的電源標準, 于是重新設(shè)計了一部分 TTL 電路成為 LVTTL.  LVTTLTTL 和 LVTTL 的轉(zhuǎn)換電平是相同的, T

4、TL 產(chǎn)生于 1970 年代初, 當(dāng)時邏輯電路的電源電壓標準只有 5V 一種, TTL 的高電平干擾容限比低電平干擾容限大. CMOS 在晚十幾年后才形成規(guī)模生產(chǎn), 轉(zhuǎn)換電平是電源電壓的一半. 1990 年代才產(chǎn)生了 3.3V/2.5V 等不同的電源標準, 于是重新設(shè)計了一部分 TTL 電路成為 LVTTL.ECL電路是射極耦合邏輯（Emitter Couple Logic）集成電路的簡稱 與TTL電路不同，ECL電路的最大特點是其基本門電路工作在非飽和狀態(tài) 所以，ECL電路的最大優(yōu)點是具有相當(dāng)高的速度 這種電路的平均延遲時間可達幾個毫微秒甚至亞毫微秒數(shù)量級,這使得ECL集成電路在高速和超高速

5、數(shù)字系統(tǒng)中充當(dāng)無以匹敵的角色。     ECL電路的邏輯擺幅較小（僅約 0.8V ，而 TTL 的邏輯擺幅約為 2.0V ），當(dāng)電路從一種狀態(tài)過渡到另一種狀 態(tài)時，對寄生電容的充放電時間將減少，這也是 ECL電路具有高開關(guān)速度的重要原因。但邏輯擺幅小，對抗干擾能力不利。    由于單元門的開關(guān)管對是輪流導(dǎo)通的，對整個電路來講沒有“截止”狀態(tài)，所以單元電路的功耗較大。    從電路的邏輯功能來看， ECL 集成電路具有互補的輸出，這意味著同時可以獲得兩種邏輯電平輸出，這將大大簡化邏輯系統(tǒng)的設(shè)計。 

6、   ECL集成電路的開關(guān)管對的發(fā)射極具有很大的反饋電阻，又是射極跟隨器輸出，故這種電路具有很 高的輸入阻抗和低的輸出阻抗。射極跟隨器輸出同時還具有對邏輯信號的緩沖作用。在通用的電子器件設(shè)備中，TTL和CMOS電路的應(yīng)用非常廣泛。但是面對現(xiàn)在系統(tǒng)日益復(fù)雜，傳輸?shù)臄?shù)據(jù)量越來越大，實時性要求越來越高，傳輸距離越來越長的發(fā)展趨勢，掌握高速數(shù)據(jù)傳輸?shù)倪壿嬰娖街R和設(shè)計能力就顯得更加迫切了。    1. 幾種常用高速邏輯電平    1.1LVDS電平LVDS（Low Voltage Differential Signal）即

7、低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。LVDS的典型工作原理如圖1所示。最基本的LVDS器件就是LVDS驅(qū)動器和接收器。LVDS的驅(qū)動器由驅(qū)動差分線對的電流源組成，電流通常為3.5 mA。LVDS接收器具有很高的輸入阻抗，因此驅(qū)動器輸出的大部分電流都流過100 的匹配電阻，并在接收器的輸入端產(chǎn)生大約350 mV的電壓。當(dāng)驅(qū)動器翻轉(zhuǎn)時，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯“1”和邏輯“0”狀態(tài)。LVDS技術(shù)在兩個標準中被定義：ANSI/TIA/EIA644 (1995年11月通過)和IEEE P1596.3 (1996年3月

8、通過)。這兩個標準中都著重定義了LVDS的電特性，包括：    低擺幅（約為350 mV）。低電流驅(qū)動模式意味著可實現(xiàn)高速傳輸。ANSI/TIA/EIA644建議了655 Mb/s的最大速率和1.923 Gb/s的無失真通道上的理論極限速率。    低壓擺幅。恒流源電流驅(qū)動，把輸出電流限制到約為3.5 mA左右，使跳變期間的尖峰干擾最小，因而產(chǎn)生的功耗非常小。這允許集成電路密度的進一步提高，即提高了PCB板的效能，減少了成本。    具有相對較慢的邊緣速率（dV/dt約為0.300 V/0.3 ns,即為

9、1 V/ns）,同時采用差分傳輸形式，使其信號噪聲和EMI都大為減少，同時也具有較強的抗干擾能力。所以，LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。LVDS的應(yīng)用模式可以有四種形式：    單向點對點（point to point），這是典型的應(yīng)用模式。   雙向點對點（point to point），能通過一對雙絞線實現(xiàn)雙向的半雙工通信?？梢杂蓸藴实腖VDS的驅(qū)動器和接收器構(gòu)成；但更好的辦法是采用總線LVDS驅(qū)動器，即BLVDS,這是為總線兩端都接負載而設(shè)計的。    多分支形式(multidrop)，

10、即一個驅(qū)動器連接多個接收器。當(dāng)有相同的數(shù)據(jù)要傳給多個負載時，可以采用這種應(yīng)用形式。 多點結(jié)構(gòu)（multipoint）。此時多點總線支持多個驅(qū)動器，也可以采用BLVDS驅(qū)動器。它可以提供雙向的半雙工通信，但是在任一時刻，只能有一個驅(qū)動器工作。因而發(fā)送的優(yōu)先權(quán)和總線的仲裁協(xié)議都需要依據(jù)不同的應(yīng)用場合，選用不同的軟件協(xié)議和硬件方案。為了支持LVDS的多點應(yīng)用，即多分支結(jié)構(gòu)和多點結(jié)構(gòu)，2001年新推出的多點低壓差分信號（MLVDS）國際標準ANSI/TIA/EIA 8992001，規(guī)定了用于多分支結(jié)構(gòu)和多點結(jié)構(gòu)的MLVDS器件的標準，目前已有一些MLVDS器件面世。LVDS技術(shù)的應(yīng)用領(lǐng)域也日漸普遍。在

11、高速系統(tǒng)內(nèi)部、系統(tǒng)背板互連和電纜傳輸應(yīng)用中，驅(qū)動器、接收器、收發(fā)器、并串轉(zhuǎn)換器/串并轉(zhuǎn)換器以及其他LVDS器件的應(yīng)用正日益廣泛。接口芯片供應(yīng)商正推進LVDS作為下一代基礎(chǔ)設(shè)施的基本構(gòu)造模塊，以支持手機基站、中心局交換設(shè)備以及網(wǎng)絡(luò)主機和計算機、工作站之間的互連。    1.2ECL電平ECL(EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路，如圖2所示。 ECL電路的最大特點是其基本門電路工作在非飽和狀態(tài)，因此ECL又稱為非飽和性邏輯。也正因為如此，ECL電路的最大優(yōu)點是具有相當(dāng)高的速度。這種電路的平均延遲時間可達幾

12、個ns數(shù)量級甚至更少。傳統(tǒng)的ECL以VCC為零電壓，VEE為-5.2 V電源，VOH=VCC-0.9 V=-0.9 V，VOL=VCC-1.7 V=-1.7 V，所以ECL電路的邏輯擺幅較?。▋H約0.8 V）。當(dāng)電路從一種狀態(tài)過渡到另一種狀態(tài)時，對寄生電容的充放電時間將減少，這也是ECL電路具有高開關(guān)速度的重要原因。另外，ECL電路是由一個差分對管和一對射隨器組成的，所以輸入阻抗大，輸出阻抗小，驅(qū)動能力強，信號檢測能力高，差分輸出，抗共模干擾能力強；但是由于單元門的開關(guān)管對是輪流導(dǎo)通的，對整個電路來講沒有“截止”狀態(tài)，所以電路的功耗較大。如果省掉ECL電路中的負電源，采用正電源的系統(tǒng)(+5 V

13、)，可將VCC接到正電源而VEE接到零點。這樣的電平通常被稱為PECL（Positive Emitter Coupled Logic）。如果采用+3.3 V供電，則稱為LVPECL。當(dāng)然，此時高低電平的定義也是不同的。它的電路如圖3、4所示。其中，輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在。這樣有利于提高開關(guān)速度，而且標準的輸出負載是接50至VCC-2 V的電平上。在使用PECL 電路時要注意加電源去耦電路，以免受噪聲的干擾。輸出采用交流耦合還是直流耦合，對負載網(wǎng)絡(luò)的形式將會提出不同的需求。直流耦合的接口電路有兩種工作模式：其一，對應(yīng)于近距離傳送的情況，采用發(fā)送端加到地偏置電阻，接收端加端接

14、電阻模式；其二，對應(yīng)于較遠距離傳送的情況，采用接收端通過電阻對提供截止電平VTT 和50 的匹配負載的模式。以上都有標準的工作模式可供參考，不必贅述。對于交流耦合的接口電路，也有一種標準工作模式，即發(fā)送端加到地偏置電阻，耦合電容靠近發(fā)送端放置，接收端通過電阻對提供共模電平VBB 和50 的匹配負載的模式。PECL是高速領(lǐng)域內(nèi)一種十分重要的邏輯電路，它的優(yōu)良特性使它廣泛應(yīng)用于高速計算機、高速計數(shù)器、數(shù)字通信系統(tǒng)、雷達、測量儀器和頻率合成器等方面。 1.3CML電平CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。它的輸出結(jié)構(gòu)如圖5所示。CML

15、 接口典型的輸出電路是一個差分對形式。該差分對的集電極電阻為50 ，輸出信號的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的。差分對的發(fā)射極到地的恒流源典型值為16 mA。假定CML的輸出負載為一個50 上拉電阻，則單端CML輸出信號的擺幅為VCCVCC-0.4 V。在這種情況下，差分輸出信號擺幅為800 mV。信號擺幅較小，所以功耗很低，CML接口電平功耗低于ECL的1/2，而且它的差分信號接口和 ECL、LVDS電平具有類似的特點。CML到CML之間的連接分兩種情況：當(dāng)收發(fā)兩端的器件使用相同的電源時，CML到CML可以采用直流耦合方式，不用加任何器件；當(dāng)收發(fā)兩端器件采用不同電源時，一般要考慮交

16、流耦合， 中間加耦合電容（注意這時選用的耦合電容要足夠大，以避免在較長連0 或連1 情況出現(xiàn)時，接收端差分電壓變?。?。但它也有些不足，即由于自身驅(qū)動能力有限，CML更適于芯片間較短距離的連接，而且CML接口實現(xiàn)方式不同用戶間差異較大，所以現(xiàn)有器件提供CML接口的數(shù)目還不是非常多。    2 各種邏輯電平之間的比較和互連轉(zhuǎn)化    2.1各種邏輯電平之間的比較這幾種高速邏輯電平在目前都有應(yīng)用，但它們在總線結(jié)構(gòu)、功率消耗、傳輸速率、耦合方式等方面都各有特點。為了便于應(yīng)用比較，現(xiàn)歸納以上三類電平各方面的特點，如表1所列。2.2各種邏輯電平之

17、間的互連這三類電平在互連時，首先要考慮的就是它們的電平大小和電平擺幅各不一樣，必須使輸出電平經(jīng)過中間的電阻轉(zhuǎn)換網(wǎng)絡(luò)后落在輸入電平的有效范圍內(nèi)。各種電平的擺幅比較如圖6所示。 其次，電阻網(wǎng)絡(luò)要考慮到匹配問題。例如我們知道，當(dāng)負載是50 接到VCC-2 V 時，LVPECL 的輸出性能是最優(yōu)的，因此考慮的電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負載等效；LVDS 的輸入差分阻抗為100 ，或者每個單端到虛擬地為50 ，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等，電阻值的選取還必須根據(jù)直流或交流耦合的不同情況作不同的選取。另外，電阻網(wǎng)絡(luò)還必須與傳輸線匹配。另一個問題是電阻網(wǎng)絡(luò)需要在功耗和速度方面折

18、中考慮：既允許電路在較高的速度下工作，又盡量不出現(xiàn)功耗過大。下面以圖7所示的LVPECL到LVDS的直流耦合連接為例，來說明以上所討論的原則。傳輸線阻抗匹配原則：ZR1/(R2+R3)根據(jù)LVPCEL輸出最優(yōu)性能： 降低LVPECL擺幅以適應(yīng)LVDS的輸入范圍：Gain=R3/(R2+R3)根據(jù)實際情況，選擇滿足以上約束條件的電阻值，例如當(dāng)傳輸線特征阻抗為50 時，可取R1=120 ，R2=58 ，R3=20 即能完成互連。由于LVDS 通常用作并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為155 Mbps、622 Mbps或1.25 Gbps；而CML 常用來做串行數(shù)據(jù)的傳輸，數(shù)據(jù)速率為2.5 Gbps或10

19、Gbps。一般情況下，在傳輸系統(tǒng)中沒有CML和LVDS 的互連問題。    結(jié)語本文粗淺地討論了幾種目前應(yīng)用較多的高速電平技術(shù)。復(fù)雜高速的通信系統(tǒng)背板，大屏幕平板顯示系統(tǒng)，海量數(shù)據(jù)的實時傳輸?shù)鹊榷夹枰捎眯赂咚匐娖郊夹g(shù)。隨著社會的發(fā)展，新高速電平技術(shù)必將得到越來越廣泛的應(yīng)用5V TTL和5V CMOS邏輯電平是通用的邏輯電平。 ·3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。 ·低電壓的邏輯電平還有2.5V和1.8V兩種。 ·ECL/PECL和LVDS是差分輸入輸出。 ·RS-422/485和RS-2

20、32是串口的接口標準，RS-422/485是差分輸入 常用電平標準現(xiàn)在常用的電平標準有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，還有一些速度比較高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面簡單介紹一下各自的供電電源、電平標準以及使用注意事項。TTL：Transistor-Transistor Logic 三極管結(jié)構(gòu)。Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。因為2.4V與5V之間還有很大空閑，對改善噪聲容限并沒什么好處，又會白白增大系統(tǒng)功耗，

21、還會影響速度。所以后來就把一部分“砍”掉了。也就是后面的LVTTL。LVTTL又分3.3V、2.5V以及更低電壓的LVTTL(Low Voltage TTL)。3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。更低的LVTTL不常用。多用在處理器等高速芯片，使用時查看芯片手冊就OK了。TTL使用注意：TTL電平一般過沖都會比較嚴重，可能在始端串22歐或33歐電阻；

22、              TTL電平輸入腳懸空時是內(nèi)部認為是高電平。要下拉的話應(yīng)用1k以下電阻下拉。TTL輸出不能驅(qū)動CMOS輸入。CMOS：Complementary Metal Oxide Semiconductor   PMOS+NMOS。Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。相對TTL有了更大的噪聲容限，輸入阻抗遠大于TTL輸入阻抗。對應(yīng)3.3V

23、 LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅(qū)動。3.3V LVCMOS：Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。2.5V LVCMOS：Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。CMOS使用注意：CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V)時，電流足夠大的話，可能引起閂鎖效應(yīng)，導(dǎo)致芯片的燒毀。ECL：Emitter Coupled Logic 發(fā)射極耦合邏輯電路(差

24、分結(jié)構(gòu))Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。速度快，驅(qū)動能力強，噪聲小，很容易達到幾百M的應(yīng)用。但是功耗大，需要負電源。為簡化電源，出現(xiàn)了PECL(ECL結(jié)構(gòu)，改用正電壓供電)和LVPECL。PECL：Pseudo/Positive ECLVcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64VLVPELC：Low Voltage PECLVcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94VECL、PECL、LVPECL使用注意：

25、不同電平不能直接驅(qū)動。中間可用交流耦合、電阻網(wǎng)絡(luò)或?qū)Ｓ眯酒M行轉(zhuǎn)換。以上三種均為射隨輸出結(jié)構(gòu)，必須有電阻拉到一個直流偏置電壓。(如多用于時鐘的LVPECL：直流匹配時用130歐上拉，同時用82歐下拉；交流匹配時用82歐上拉，同時用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。)前面的電平標準擺幅都比較大，為降低電磁輻射，同時提高開關(guān)速度又推出LVDS電平標準。LVDS：Low Voltage Differential Signaling 差分對輸入輸出，內(nèi)部有一個恒流源3.5-4mA，在差分線上改變方向來表示0和1。通過外部的100歐匹配電阻(并在差分線上靠近接收端)轉(zhuǎn)換為

26、7;350mV的差分電平。LVDS使用注意：可以達到600M以上，PCB要求較高，差分線要求嚴格等長，差最好不超過10mil(0.25mm)。100歐電阻離接收端距離不能超過500mil，最好控制在300mil以內(nèi)。其他的一些：CML：是內(nèi)部做好匹配的一種電路，不需再進行匹配。三極管結(jié)構(gòu)，也是差分線，速度能達到3G以上。只能點對點傳輸。GTL：類似CMOS的一種結(jié)構(gòu)，輸入為比較器結(jié)構(gòu)，比較器一端接參考電平，另一端接輸入信號。1.2V電源供電。Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75VPGTL/GTL+：Vcc=1

27、.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8VHSTL是主要用于QDR存儲器的一種電平標準：一般有V&not;CCIO=1.8V和V&not;&not;CCIO=1.5V。和上面的GTL相似，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平(VCCIO/2)，另一端接輸入信號。對參考電平要求比較高(1%精度)。SSTL主要用于DDR存儲器。和HSTL基本相同。V&not;&not;CCIO=2.5V，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平1.25V，另一端接輸入信號。對參考電平要求比較高

28、(1%精度)。HSTL和SSTL大多用在300M以下。RS232采用±12-15V供電，我們電腦后面的串口即為RS232標準。+12V表示0，-12V表示1。可以用MAX3232等專用芯片轉(zhuǎn)換，也可以用兩個三極管加一些外圍電路進行反相和電壓匹配。RS485是一種差分結(jié)構(gòu)，相對RS232有更高的抗干擾能力。傳輸距離可以達到上千米。差分信號 LVDS1 差分信號    差分信號用一個數(shù)值來表示兩個物理量之間的差異。從嚴格意義上講，所有電壓信號都是差分的，因為一個電壓只能相對于另一個電壓而言。在某些系統(tǒng)里，系統(tǒng)地被用作電壓基準點。當(dāng)?shù)刈鳛殡妷簻y量基準時，這種信

29、號規(guī)劃被稱為單端的。使用該術(shù)語是因信號采用單個導(dǎo)體上的電壓來表示的；另一方面，一個差分信號作用在兩個導(dǎo)體上。信號值是兩個導(dǎo)體間的電壓差。盡管不是非常必要，這兩個電壓的平均值還是會經(jīng)常保持一致。    差分信號具有如下優(yōu)點：（1）因為可以控制“基準”電壓，所以很容易識別小信號。從差分信號恢復(fù)的信號值在很大程度上與地的精確值無關(guān)，而在某一范圍內(nèi)。（2）它對外部電磁干擾（EMI）是高度免疫的。一個干擾源幾乎相同程度地影響差分信號對的每一端。既然電壓差異決定信號值，這樣將忽視在兩個導(dǎo)體上出現(xiàn)的任何同樣干擾。（3）在一個單電源系統(tǒng)，能夠從容精確地處理雙極信號。為了處理單端、

30、單電源系統(tǒng)的雙極信號，必須在地與電源干線之間任意電壓處（通常是中點）建立一個虛地。用高于虛地的電壓表示正極信號，低于虛地的電壓表示負極信號。必須把虛地正確分布到整個系統(tǒng)里。而對于差分信號，不需要這樣一個虛地，這就使處理和傳播雙極信號有一個高逼真度，而無須依賴虛地的穩(wěn)定性。LVDS、PECL、RS-422等標準都采取差分傳輸方式。2 LVDS總線LVDS(Low Voltage Differential Signaling)是一種小振幅差分信號技術(shù)。LVDS在兩個標準中定義：1996年3月通過的IEEE P1596.3主要面向SCI(Scalable Coherent Interface)，定義了LVDS的電特性，還定義了SCI協(xié)議中包交換時的編碼；1995年11月通過的ANSI/EIA/EIA-644主要定義了LVDS的電特性，并建議655Mbps的最大速率和1.923Gbps的小失真理論極限速率。在兩個標準中都指定了與傳輸介質(zhì)無關(guān)的特性。只要傳輸介質(zhì)在指定的噪聲容限和可