《半導體集成電路》期末考試試題庫

1、第一部分 考試試題第0章 緒論1.什么叫半導體集成電路？2.按照半導體集成電路的集成度來分，分為哪些類型，請同時寫出它們對應的英文縮寫？3.按照器件類型分，半導體集成電路分為哪幾類？4.按電路功能或信號類型分，半導體集成電路分為哪幾類？5.什么是特征尺寸？它對集成電路工藝有何影響？6.名詞解釋：集成度、wafer size、die size、摩爾定律？第1章 集成電路的基本制造工藝1.四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用？2.在制作晶體管的時候，襯底材料電阻率的選取對器件有何影響？。3.簡單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟？4.簡述硅柵p阱CMOS的光刻步驟？5.以p阱CMOS

2、工藝為基礎的BiCMOS的有哪些不足？6.以N阱CMOS工藝為基礎的BiCMOS的有哪些優(yōu)缺點？并請?zhí)岢龈倪M方法。7. 請畫出NPN晶體管的版圖，并且標注各層摻雜區(qū)域類型。8.請畫出CMOS反相器的版圖，并標注各層摻雜類型和輸入輸出端子。第2章 集成電路中的晶體管及其寄生效應1.簡述集成雙極晶體管的有源寄生效應在其各工作區(qū)能否忽略？。2. 什么是集成雙極晶體管的無源寄生效應？3. 什么是MOS晶體管的有源寄生效應？4. 什么是MOS晶體管的閂鎖效應，其對晶體管有什么影響?5. 消除“Latch-up”效應的方法？6.如何解決MOS器件的場區(qū)寄生MOSFET效應？7. 如何解決MOS器件中的寄生

3、雙極晶體管效應？第3章 集成電路中的無源元件1.雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電阻都有哪些？2.集成電路中常用的電容有哪些。3. 為什么基區(qū)薄層電阻需要修正。4. 為什么新的工藝中要用銅布線取代鋁布線。5. 運用基區(qū)擴散電阻，設計一個方塊電阻200歐，阻值為1K的電阻，已知耗散功率為20W/c,該電阻上的壓降為5V,設計此電阻。第4章TTL電路1.名詞解釋 電壓傳輸特性 開門/關(guān)門電平 邏輯擺幅 過渡區(qū)寬度 輸入短路電流 輸入漏電流 靜態(tài)功耗 瞬態(tài)延遲時間 瞬態(tài)存儲時間 瞬態(tài)上升時間 瞬態(tài)下降時間 瞬時導通時間2. 分析四管標準TTL與非門（穩(wěn)態(tài)時）各管的工作狀態(tài)？3.

4、 在四管標準與非門中，那個管子會對瞬態(tài)特性影響最大，并分析原因以及帶來那些困難。4. 兩管與非門有哪些缺點，四管及五管與非門的結(jié)構(gòu)相對于兩管與非門在那些地方做了改善，并分析改善部分是如何工作的。四管和五管與非門對靜態(tài)和動態(tài)有那些方面的改進。5. 相對于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析改進部分是如何工作的。6. 畫出四管和六管單元與非門傳輸特性曲線。并說明為什么有源泄放回路改善了傳輸特性的矩形性。7. 四管與非門中，如果高電平過低，低電平過高，分析其原因，如與改善方法，請說出你的想法。8. 為什么TTL與非門不能直接并聯(lián)？9. OC門在結(jié)構(gòu)上作了什么改進，它為什么不會出現(xiàn)TTL

5、與非門并聯(lián)的問題。第5章MOS反相器1. 請給出NMOS晶體管的閾值電壓公式，并解釋各項的物理含義及其對閾值大小的影響（即各項在不同情況下是提高閾值還是降低閾值）。2. 什么是器件的亞閾值特性，對器件有什么影響？3. MOS晶體管的短溝道效應是指什么，其對晶體管有什么影響？4. 請以PMOS晶體管為例解釋什么是襯偏效應，并解釋其對PMOS晶體管閾值電壓和漏源電流的影響。5. 什么是溝道長度調(diào)制效應，對器件有什么影響？6. 為什么MOS晶體管會存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應）？7.請畫出晶體管的特性曲線，指出飽和區(qū)和非飽和區(qū)的工作條件及各自的電流方程（忽略溝道長度調(diào)制效應和短溝道效

6、應）。8.給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計算VTC曲線上的臨界電壓值。9.考慮下面的反相器設計問題：給定VDD=5V，KN=30uA/V2 ，VT0=1V設計一個VOL=0.2V的電阻負載反相器電路，并確定滿足VOL條件時的晶體管的寬長比(W/L)和負載電阻RL的阻值。10.考慮一個電阻負載反相器電路：VDD=5V，KN=20uA/V2 ，VT0=0.8V，RL=200K，W/L=2。計算VTC曲線上的臨界電壓值（VOL、VOH、VIL、VIH）及電路的噪聲容限，并評價該直流反相器的設計質(zhì)量。11.設計一個VOL=0.6V的電阻負載反相器，增強型驅(qū)動晶體管VT0=1V

7、， VDD=5V 1）求VIL和VIH 2）求噪聲容限VNML和VNMH12.采用MOSFET作為nMOS反相器的負載器件有哪些優(yōu)點？13.增強型負載nMOS反相器有哪兩種電路結(jié)構(gòu)？簡述其優(yōu)缺點。14.以飽和增強型負載反相器為例分析E/E反相器的工作原理及傳輸特性。15試比較將nMOS E /E反相器的負載管改為耗盡型nMOSFET后，傳輸特性有哪些改善？16.耗盡型負載nMOS反相器相比于增強型負載nMOS反相器有哪些好處？17有一nMOS E /D反相器，若VTE=2V，VTD=-2V，KNE/KND=25，VDD=2V，求此反相器的高、低輸出邏輯電平是多少？18.什么是CMOS電路？簡述

8、CMOS反相器的工作原理及特點。19. 根據(jù)CMOS反相器的傳輸特性曲線計算VIL和VIH。20. 求解CMOS反相器的邏輯閾值，并說明它與哪些因素有關(guān)？21. 為什么的PMOS尺寸通常比NMOS的尺寸大？22考慮一個具有如下參數(shù)的CMOS反相器電路：VDD=3.3V VTN=0.6V VTP=-0.7V KN =200uA/V2 Kp=80uA/V2計算電路的噪聲容限。23. 采用0.35um工藝的CMOS反相器，相關(guān)參數(shù)如下：VDD=3.3VNMOS：VTN=0.6V NCOX =60uA/V2 (W/L)N=8PMOS：VTP=-0.7V pCOX =25uA/V2 (W/L)P=12求

9、電路的噪聲容限及邏輯閾值。24設計一個CMOS反相器，NMOS：VTN=0.6V NCOX=60uA/V2PMOS：VTP=-0.7V PCOX=25uA/V2 電源電壓為3.3V，LN=LP=0.8um1）求VM=1.4V 時的WN/WP。2）此CMOS反相器制作工藝允許VTN 、VTP的值在標稱值有正負15%的變化，假定其他參數(shù)仍為標稱值，求VM的上下限。25舉例說明什么是有比反相器和無比反相器。26以CMOS反相器為例，說明什么是靜態(tài)功耗和動態(tài)功耗。27在圖中標注出上升時間tr、下降時間tf、導通延遲時間、截止延遲時間，給出延遲時間tpd的定義。若希望tr=tf，求WN/WP。VinVo

10、uttt第6章 CMOS靜態(tài)邏輯門1. 畫出F=AB的CMOS組合邏輯門電路。2. 用CMOS組合邏輯實現(xiàn)全加器電路。3. 計算圖示或非門的驅(qū)動能力。為保證最壞工作條件下，各邏輯門的驅(qū)動能力與標準反相器的特性相同，N管與P管的尺寸應如何選取？VDDBBAAF4. 畫出F=的CMOS組合邏輯門電路，并計算該復合邏輯門的驅(qū)動能力。5簡述CMOS靜態(tài)邏輯門功耗的構(gòu)成。6. 降低電路的功耗有哪些方法？7. 比較當FO=1時，下列兩種8輸入的AND門，那種組合邏輯速度更快？3/10125/3第7章 傳輸門邏輯一、填空1寫出傳輸門電路主要的三種類型和他們的缺點：（1） ，缺點： ；（2） ，缺點： ；（3

11、） ，缺點： 。2傳輸門邏輯電路的振幅會由于 減小，信號的 也較復雜，在多段接續(xù)時，一般要插入 。3. 一般的說，傳輸門邏輯電路適合 邏輯的電路。比如常用的 和 。二、解答題1分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標明的MOS管的作用。2. 根據(jù)下面的電路回答問題： 分析電路，說明電路的B區(qū)域完成的是什么功能，設計該部分電路是為了解決NMOS傳輸門電路的什么問題？3假定反向器在理想的 VDD/2時轉(zhuǎn)換, 忽略溝道長度調(diào)制和寄生效應，根據(jù)下面的傳輸門電路原理圖回答問題。 （1） 電路的功能是什么？ （2） 說明電路的靜態(tài)功耗是否為零，并解釋原因。4. 分析比較下面2種電路結(jié)構(gòu)，說明圖1的工作原

12、理，介紹它和圖2所示電路的相同點和不同點。 圖1 圖 25根據(jù)下面的電路回答問題。已知電路B點的輸入電壓為2.5V，C點的輸入電壓為0V。當A點的輸入電壓如圖a時，畫出X點和OUT點的波形，并以此說明NMOS和PMOS傳輸門的特點。 A點的輸入波形6寫出邏輯表達式C=AB的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。7. 相同的電路結(jié)構(gòu)，輸入信號不同時，構(gòu)成不同的邏輯功能。以下電路在不同的輸入下可以完成不同的邏輯功能，寫出它們的真值表，判斷實現(xiàn)的邏輯功能。 圖1 圖28.分析下面的電路，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能。第8章 動態(tài)邏輯電路一、填空1對于一般的動態(tài)邏輯電路，邏輯部分由輸出

13、低電平的 網(wǎng)組成，輸出信號與電源之間插入了柵控制極為時鐘信號的 ,邏輯網(wǎng)與地之間插入了柵控制極為時鐘信號的 。2.對于一個級聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有 跳變，對 PUN網(wǎng)只允許有 跳變，PDN與PDN相連或PUN與PUN相連時中間應接入 。二、解答題1. 分析電路，已知靜態(tài)反向器的預充電時間，賦值時間和傳輸延遲都為 T/2。說明當輸入產(chǎn)生一個 0->1 轉(zhuǎn)換時會發(fā)生什么問題? 當 1->0 轉(zhuǎn)換時會如何? 如果這樣，描述會發(fā)生什么并在電路的某處插入一個反向器修正這個問題。2.從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點和不同點。從而說明CMOS動態(tài)

14、組合邏輯電路的特點。 圖A 圖B3.分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,說明其特點。4. 分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,分析它的工作原理。5.簡述動態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的原因和解決的方法。6. 分析下列電路的工作原理，畫出輸出端OUT的波形。 7.結(jié)合下面電路，說明動態(tài)組合邏輯電路的工作原理。第9章 觸發(fā)器1. 用圖說明 如何給SR鎖存器加時鐘控制。 2. 用圖說明 如何把SR鎖存器連接成D鎖存器，并且給出 所畫D鎖存器的真值表3. 畫出用與非門表示的SR觸發(fā)器的MOS管級電路圖4.

15、 畫出用或非門表示的SR觸發(fā)器的MOS管級電路圖5. 仔細觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門實現(xiàn)6. 仔細觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門實現(xiàn)7. 下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。8. 下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。9.下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決

16、方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。9. 解釋下面的電路的工作過程 畫出真值表。（提示 注意圖中的兩個反相器尺寸是不同的）10. 解釋下面的電路的工作過程 畫出真值表。11. 解釋靜態(tài)存儲和動態(tài)存儲的區(qū)別和優(yōu)缺點比較。12. 闡述靜態(tài)存儲和動態(tài)存儲的不同的的存儲方法。13. 觀察下面的圖，說明這個存儲單元的存儲方式，存儲的機理。14. 觀察下面的圖，說明這個存儲單元的存儲方式，存儲的機理。15. 說明鎖存器和觸發(fā)器的區(qū)別 并畫圖說明16. 說明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說明17. 建立時間 18維持時間 19 延遲時間18. 連接下面兩個鎖存器 使它們構(gòu)成主從觸發(fā)器，并畫出

17、所連的主從觸發(fā)器的輸入輸出波形圖 19. 簡述下時鐘重疊的起因所在20. 下圖所示的是兩相時鐘發(fā)生器，根據(jù)時鐘信號把下面四點的的波形圖畫出21. 反相器的閾值 一般可以通過什么進行調(diào)節(jié)22. 施密特觸發(fā)器的特點23. 說明下面電路的工作原理，解釋它怎么實現(xiàn)的施密特觸發(fā)。24. 畫出下面施密特觸發(fā)器的示意版圖。25. 同寬長比的PMOS和NMOS誰的閾值要大一些第10章 邏輯功能部件1、 根據(jù)多路開關(guān)真值表畫出其組合邏輯結(jié)構(gòu)的CMOS電路圖。K1K0Y11D010D101D200D32根據(jù)多路開關(guān)真值表畫出其傳輸門結(jié)構(gòu)的CMOS電路圖。K1K0Y11D010D101D200D33、計算下列多路開

18、關(guān)中P管和N管尺寸的比例關(guān)系。4、根據(jù)下列電路圖寫出SUM和C0的邏輯關(guān)系式，并根據(jù)輸入波形畫出其SUM和C0的輸出波形。5、計算下列逐位進位加法器的延遲，并指出如何減小加法器的延遲。6、 畫出傳輸門結(jié)構(gòu)全加器的電路圖，已知下圖中的P=AB。7、試分析下列桶型移位器各種sh輸入下的輸出情況。8、試分析下列對數(shù)移位器各種sh輸入下的輸出情況。第11章 存儲器一、填空1可以把一個4Mb的SRAM設計成Hirose90由32塊組成的結(jié)構(gòu)，每一塊含有128Kb，由1024行和列的陣列構(gòu)成。行地址（X）、列地址（Y）、和塊地址（Z）分別為、位寬。2對一個512×512的NORMOS，假設平均有

19、50%的輸出是低電平，有一已設計電路的靜態(tài)電流大約等于0.21mA(輸出電壓為1.5V時)，則總靜態(tài)功耗為，就從計算得到的功耗看，這個電路設計的（“好”或“差”）。3.一般的，存儲器由、和三部分組成。 4半導體存儲器按功能可分為： 和 ；非揮發(fā)存儲器有 、 和 ；二、解答題1確定圖1中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并以字線WL0為例，說明原理。 圖1 一個4×4的 OR ROM2畫一個2×2的MOS OR型 ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和00。并簡述工作原理。3. 確定圖2中ROM中存放地址0，1，2和3處的數(shù)據(jù)值。并簡述工作原理。 圖

20、2 一個4×4的 NOR ROM4畫一個2×2的MOS NOR型 ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和01。并簡述工作原理。5如圖3為一個4×4的 NOR ROM，假設此電路采用標準的0.25µm CMOS工藝實現(xiàn),確定PMOS上拉器件尺寸使最壞的情況下VOL值不會高于1.5V(電源電壓為2.5V)。這相當于字線擺為1V。NMOS尺寸取(W/L)=4/2。 圖3 一個4×4的 NOR ROM6. 確定圖4中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并簡述工作原理。 圖4 一個4×4的 NAND ROM7 畫一個2&

21、#215;2的MOS NAND型 ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為10和10。并簡述工作原理。8 8. 預充電雖然在NOR ROM中工作得很好，但它應用到NAND ROM時卻會出現(xiàn)某些嚴重的問題。請解釋這是為什么？9. sram，flash memory，及dram的區(qū)別？10. 給出單管DRAM的原理圖。并按圖中已給出的波形畫出X波形和BL波形，并大致標出電壓值。11試問單管DRAM單元的讀出是不是破壞性的？怎樣補充這一不足？（選作）有什么辦法提高refresh time？12. 給出三管DRAM的原理圖。并按圖中已給出的波形畫出X和BL1波形，并大致標

22、出電壓值。（選作）試問有什么辦法提高refresh time？ 13 對1T DRAM，假設位線電容為1pF，位線預充電電壓為1.25V。在存儲數(shù)據(jù)為1和0時單元電容Cs（50fF）上的電壓分別等于1.9V和0V。這相當于電荷傳遞速率為4.8%。求讀操作期間位線上的電壓擺幅。14. 給出一管單元DRAM的原理圖，并給出版圖。15以下兩圖屬于同類型存儲器單元。試回答以下問題：（1）：它們兩個都是哪一種類型存儲器單元？分別是什么類型的？（2）：這兩種存儲單元有什么區(qū)別？分別簡述工作原理。 16 畫出六管單元的SRAM晶體管級原理圖。并簡述其原理。17 第12章 模擬集成電路基礎1. 如圖

23、1.1所示的電路，畫出跨導對VDS的函數(shù)曲線。 圖1.12.如圖1.3所示，假設0.6V,=0.4V,而=0.7V。如果從到0變化，畫出漏電流的曲線。圖1.33 保持所有其他參數(shù)不變，對于L=L1和L=2L1，畫出MOSFET的隨變化的特性曲線。4 什么叫做亞閾值導電效應？并簡單畫出log-特性曲線。5畫出圖1.7中M1的和隨偏置電流I1的變化草圖。 圖 1.76. 假設圖1.9中的M1被偏置到飽和區(qū)，計算電路的小信號電壓增益。 圖1.97比較工作在線性區(qū)和飽和區(qū)的MOS為負載時的共源級的輸出特性。8在圖1.10（a）所示的源跟隨器電路中，已知=20/0.5，I1=200,=0.6V, =0.

24、7V, =50/V2 和=0.4V。（a） 計算時的。（b） 如果I1 用圖1.10（b）中的M2來實現(xiàn)，求出維持M2工作在飽和區(qū)時的最小值。 圖1.10（a） 圖1.10（b）9如圖1.11所示，晶體管M1得到輸入電壓的變化V，并按比例傳送電流至50的傳輸線上。在圖1.11（a）中，傳輸線的另一端接一個50的電阻；在圖1.11（b）中，傳輸線的另一端接一個共柵極。假設。計算在低頻情況下，兩種接法的增益。圖1.11（a） 圖1.11（b）10什么是差動信號？簡單舉例說明利用差動信號的優(yōu)勢。11在圖1.12所示的電路中，M2管的寬度是M1的兩倍。計算和的偏置值相等時的小信號增益。圖1.1212

25、圖1.13電路中，用一個電阻而不是電流源來提供1mA的尾電流。已知：25/0.5，=0.6V, =50/V2 ，=3V。（a） 如果上的壓降保持在0.5V，則輸入共模電壓應為多少？（b） 計算差模增益等于5時的值。圖1.1313在圖1.14（a）中，假設所有的晶體管都相同，畫出當從一個大的正值下降時和的草圖。圖1.14（a）14在圖1.15中，如果所有的管子都工作在飽和區(qū)，忽略溝道長度調(diào)制，求M4的漏電流。16假設圖1.16中所有的晶體管都工作在飽和區(qū)，且=，求的表達式。 圖1.15 圖1.1617. 簡要敘述與溫度無關(guān)的帶隙基準電壓源電路的基本原理。18. 圖11.17中，電路被設計成額定增

26、益為10，即1=10。要求增益誤差為1，確定 的最小值。圖1.17第13章 A/D、D/A變換器1.簡單給出D/A變換器的基本原理 2.給出DAC的主要技術(shù)指標及含義。3 試比較幾種常用的DAC的優(yōu)缺點。4一個D/A變換器有10V的滿量程輸出，且分辨率小于40mV，問此D/A變換器至少需要多少位？5在圖2.1中所示的T型D/A變換器中，設N8，10V。當輸入分別為10000000及01111111時，求輸出電壓值。圖2.16.畫出一個簡單的用傳輸門實現(xiàn)的電壓定標的3位DAC。 7D/A變換器的設計原則應從幾個方面權(quán)衡。8簡單給出A/D變換器的基本原理。9給出ADC的主要技術(shù)指標及含義。10試比

27、較幾中常用A/D變換器的優(yōu)缺點，并指出它們在原理上各有何特點。11一個4位逐次逼近型A/D變換器，若滿量程電壓為5V，請畫出輸入電壓為2.8V時的判決圖。第二部分 參考答案 第0章 緒論1.通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。集成在一塊半導體基片上。封裝在一個外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。2.小規(guī)模集成電路（SSI），中規(guī)模集成電路（MSI），大規(guī)模集成電路（VSI），超大規(guī)模集成電路（VLSI），特大規(guī)模集成電路（ULSI），巨大規(guī)模集成電路（GSI）3.雙極型（BJT）集成電路，單極型（MOS）集成電路，Bi-CMOS型集成電路。4.

28、數(shù)字集成電路，模擬集成電路，數(shù)?；旌霞呻娐贰?.集成電路中半導體器件的最小尺寸如MOSFET的最小溝道長度。是衡量集成電路加工和設計水平的重要標志。它的減小使得芯片集成度的直接提高。6.名詞解釋：集成度：一個芯片上容納的晶體管的數(shù)目wafer size：指包含成千上百個芯片的大圓硅片的直徑die size：指沒有封裝的單個集成電路摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小倍。第1章 集成電路的基本制造工藝1.減小集電極串聯(lián)電阻，減小寄生PNP管的影響2.電阻率過大將增大集電極串聯(lián)電阻，擴大飽和壓降，若過小耐壓低，結(jié)電容增大，且外延時下推大3. 第一次光刻：N+隱埋層擴散孔

29、光刻第二次光刻：P隔離擴散孔光刻第三次光刻：P型基區(qū)擴散孔光刻第四次光刻：N+發(fā)射區(qū)擴散孔光刻第五次光刻：引線孔光刻第六次光刻：反刻鋁4.P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線5.NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能接固定電位6.首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與襯底斷開，可根據(jù)電路需要接任意電位。缺點：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動能力。改進方法在N阱里加隱埋層，使NPN管的集電極電阻減小。提高器件的抗閂鎖效應。7.BECnn+p+Sn+-BLPp+n+pBECSpp+nn+n+8.第2

30、章 集成電路中的晶體管及其寄生效應1.PNP管為四層三結(jié)晶體管的寄生晶體管，當NPN晶體管工作在正向工作區(qū)時，即NPN的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射極反偏所以它就截止，對電路沒有影響。當NPN處于反向工作區(qū)時，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當NPN工作在飽和區(qū)時寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向NPN的發(fā)射極電流作為無用電流流向襯底。此時寄生效應也不能忽略2.在實際的集成晶體管中存在著點和存儲效應和從晶體管有效基區(qū)晶體管要引出端之間的歐姆體電阻，他們會對晶體管的工作產(chǎn)生影響。3. MOS晶體管的有源寄生效應是指MOS集成電路中存在的一些不希望

31、的寄生雙極晶體管、場區(qū)寄生MOS管和寄生PNPN（閂鎖效應），這些效應對MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。4. 在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成PN結(jié)，而PMOS管的源與襯底也構(gòu)成一個PN結(jié)，兩個PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)，即兩個寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個微弱導通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。5.版圖設計時：為減小寄生電阻Rs和Rw，版圖設計時采用雙阱工藝、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對接觸進行合理規(guī)劃布局，減小有害的

32、電位梯度；工藝設計時：降低寄生三極管的電流放大倍數(shù)：以N阱CMOS為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴散濃度的控制。為減小寄生PNP管的寄生電阻Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應。工藝上采用深阱擴散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數(shù)；具體應用時：使用時盡量避免各種串擾的引入，注意輸出電流不易過大。6. 在第二次光刻生成有源區(qū)時，進行場氧生長前進行場區(qū)離子注入，提高寄生MOSFET的閾值電壓，使其不易開啟；增加場氧生長厚度，使寄生MOSFET的閾值電壓絕對值升高，不容易開啟。7. （1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。

33、第3章 集成電路中的無源元件1. 雙極性集成電路中最常用的電阻器是基區(qū)擴散電阻 MOS集成電路中常用的電阻有多晶硅電阻和用MOS管形成的電阻。2. 反偏PN結(jié)電容和MOS電容器。3. 基區(qū)薄層電阻擴散完成后，還有多道高溫處理工序，所以雜質(zhì)會進一步往里邊推，同時表面的硅會進一步氧化。形成管子后，實際電阻比原來要高，所以需要修正。4. 長時間較的電流流過鋁條，會產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一端則產(chǎn)生空洞，嚴重時甚至會斷裂。5. r(L/W)=R=1K L/W=5 I=V/R=1mAP=(I*I*r)/(WL) 公式變形 W=6.32注意：這里各單位間的關(guān)系，寬度是微米時，要求電

34、流為毫安，功率的單位也要化成相應的微米單位。第4章TTL電路1. 名詞解釋電壓傳輸特性：指電路的輸出電壓VO隨輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。 開門/關(guān)門電平：開門電平VIHmin-為保證輸出為額定低電平時的最小輸入高電平(VON)；關(guān)門電平VILmax-為保證輸出為額定高電平時的最大輸入低電平(VOFF)。 邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL。 過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHmin-VILmax。 輸入短路電流IIL-指電路被測輸入端接地，而其它輸入端開路時，流過接地輸入端的電流。輸入漏電流（拉電

35、流，高電平輸入電流，輸入交叉漏電流）IIH-指電路被測輸入端接高電平，而其它輸入端接地時，流過接高電平輸入端的電流。 靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。電路有兩個穩(wěn)態(tài)，則有導通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。 瞬態(tài)延遲時間td-從輸入電壓Vi上跳到輸出電壓Vo開始下降的時間間隔。Delay-延遲。瞬態(tài)下降時間tf-輸出電壓Vo從高電平VOH下降到低電平VOL的時間間隔。Fall-下降。 瞬態(tài)存儲時間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時間間隔。Storage-存儲。 瞬態(tài)上升時間tr-輸出電壓Vo從低電平VOL上升到高電平V

36、OH的時間間隔。Rise-上升。 瞬態(tài)導通延遲時間tPHL-（實用電路）從輸入電壓上升沿中點到輸出電壓下降沿中點所需要的時間。2.當輸入端的信號，有任何一個低電平時： Q1飽和區(qū) Q2 截至區(qū) Q3飽和區(qū) Q4截至區(qū) 當輸入端的信號全部為高電平時： Q1反向區(qū) Q2飽和區(qū) Q3飽和區(qū) Q4飽和區(qū)3. Q5管影響最大，他不但影響截至時間，還影響導通時間。 當輸出從低電平向高電平轉(zhuǎn)化時，要求Q5快速退出飽和區(qū)，此時如果再導通時IB5越大，則保和深度約大，時間就越長。 當輸出從高電平向低電平轉(zhuǎn)化時，希望Q5快速的存儲的電荷放完，此時要求IB5盡可能的大。 設計時，IB5 的矛盾帶來了很大的困難。4.

37、 兩管與非門： 輸出高電平低，瞬時特性差。 四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3-D ，由于D是多子器件，他會使Tplh明顯下降。D還起到了點評位移作用，提高了輸出電平。 五管與非門：達林頓結(jié)構(gòu)作為輸出級，Q4也起到點評位移作用，達林頓電流增益大，輸出電阻小，提高電路速度和高電平負載能力。 四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負載能力和輸出電平。5. 六管單元用有源泄放回路RB-RC-Q6代替了R3 由于RB的存在，使Q6比Q5晚導通，所以Q2發(fā)射基的電流全部流入Q5的基極，是他們幾乎同時導通，改善了傳輸特性的矩形性，提高了抗干擾能力。當Q5飽和后Q6將會替它分流，限制了Q

38、5的飽和度提高了電路速度。在截至時Q6只能通過電阻復合掉存儲電荷，Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。6. 四管單元六管單元BC由于六管單元在用了有源泄放回路，使Q2-Q5同時導通，四管單元由于Q2進入飽和后，電阻對Q5的基極電流有分流作用，四管單元此時是由于Q2進入飽和區(qū)而Q5還未進入飽和區(qū)BC段是所對應的傳輸特性曲線。所以說改善了傳輸特性的矩形性。7. 輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小VCE3和IC3來實現(xiàn)。 輸出高電平偏高：VCE5上的電壓偏高，可以通過增加IB5來增大Q5飽和度。8. 當電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會使

39、輸出低電平的管子燒壞。并會使數(shù)出低電平抬高，容易造成邏輯混亂。9. 去掉TTL門的高電平的驅(qū)動級，oc門輸出端用導線連接起來，接到一個公共的上拉電阻上，實施線與，此時就不會出此案大電流灌入，Q5不會使輸出低電平上升造成邏輯混亂。第5章MOS反相器1.答：公式： 其中：為了消除半導體和金屬的功函數(shù)差，金屬電極相對于半導體所需要加的外加電壓，一般情況下，金屬功函數(shù)值比半導體的小，一般為負。是開始出現(xiàn)強反型時半導體表面所需的表面勢，也就是跨在空間電荷區(qū)上的電壓降。對于NMOS數(shù)值為正是為了支撐半導體表面出現(xiàn)強反型所需要的體電荷所需要的外加電壓。于NMOS數(shù)值為正是為了把絕緣層中正電荷發(fā)出的電力線全部

40、吸引到金屬電極一側(cè)所需加的外加電壓，對于絕緣層中的正電荷，需要加負電壓才能其拉到平帶，一般為負。是為了調(diào)節(jié)閾值電壓而注入的電荷產(chǎn)生的影響，對于NMOS，注入P型雜質(zhì)，為正值。2. 答：器件的亞閾值特性是指在分析MOSFET時，當Vgs<Vth時MOS器件仍然有一個弱的反型層存在，漏源電流Id并非是無限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應稱作亞閾值效應。 影響：亞閾值導電會導致較大的功率損耗，在大型電路中，如內(nèi)存中，其信息能量損耗可能使存儲信息改變，使電路不能正常工作。3. 答：短溝道效應是指：當MOS晶體管的溝道長度變短到可以與源漏的耗盡層寬度相比擬時，發(fā)生短溝道效應，柵下耗盡區(qū)電荷不

41、再完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象 影響： 由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應。4. 答：對于PMOS晶體管，通常情況下襯底和源極都接最高電位，襯底偏壓，此時不存在襯偏效應。而當PMOS中因各種應用使得源端電位達不到最高電位時，襯底偏壓>0，源與襯底的PN結(jié)反偏，耗盡層電荷增加，要維持原來的導電水平，必須使閾值電壓（絕對值）提高，即產(chǎn)生襯偏效應。 影響：使得PMOS閾值電壓向負方向變大，在同樣的柵源電壓和漏源電

42、壓下其漏源電流減小。5. 答：MOS晶體管存在速度飽和效應。器件工作時，當漏源電壓增大時，實際的反型層溝道長度逐漸減小，即溝道長度是漏源電壓的函數(shù)，這一效應稱為“溝道長度調(diào)制效應”。影響：當漏源電壓增加時，速度飽和點在從漏端向源端移動，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū)D和S之間電流源非理想。6. 答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當漏源電壓很小時，隨著漏源電壓的值的增大，溝道內(nèi)電場強度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當漏源電壓超過一定值時，由于載流子速度飽和（短溝道）或者溝道夾斷（長溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。7. 答：VDSID非飽

43、和區(qū)飽和區(qū)VDSsat=VGS-VTH非飽和區(qū)：條件：方程：飽和區(qū)：條件：方程：8. 解：VinVoutVDDMIRLVin<VT0時，MI處于截止狀態(tài)，不產(chǎn)生任何漏極電流。隨著輸入電壓增加而超過VT0時，MI開始導通，漏極電流不再為0，由于漏源電壓VDS=Vout大于Vin- VT0，因而MI初始處于飽和狀態(tài)。隨著輸入電壓增加，漏極電流也在增加，輸出電壓Vout開始下降，最終，輸入電壓大于Vout+ VT0，MI進入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降，MI仍處于線性模式。傳輸特性曲線如圖示：VinVoutVOHVOL0dVout/dVin=-1dVout/dVin=-1V

44、IL VIH1）Vin<VT0時，MI截止，Vout= VOH= VDD 2）Vin= VOH=VDD時，Vout=VOL MI：VGS=Vin=VDDVDS=Vout=VOLVDS<VGS-VT0MI非飽和導通 IR=(VDD-Vout)/RL=(VDD-VOL)/RL IM=KN(VGS- VT0)VDS- 1/2VDS2 = KN(VDD- VT0) VOL- 1/2VOL2IM=IRVOL=VDD-VT0+1/KNRL-為使VOL0，要求KNRL >>1 VinVout0VDDKNRL3）Vin=VIL時, MI：VGS=Vin=VILVDS=VoutVDS&g

45、t;VGS-VT0MI飽和導通 IR=(VDD-Vout)/RLIM=1/2 KN (VGS - VT0)2=1/2 KN (Vin - VT0)2IM=IR，對Vin微分，得： -1/RL(dVout/dVin)= KN (Vin - VT0)dVout/dVin=-1VIL=Vin=VT0+1/KNRL此時Vout=VDD-1/2KNRL4）Vin=VIH時, MI：VGS=Vin=VIHVDS=VoutVDS<VGS-VT0MI非飽和導通 IR=(VDD-Vout)/RLIM= KN(VGS- VT0)VDS- 1/2VDS2 = KN(Vin- VT0)Vout- 1/2Vout

46、2IM=IR，對Vin微分，得：-1/RL(dVout/dVin)= KNVou t +(Vin- VTH) dVout/dVin- Vout(dVout/dVin)dVout/dVin=-1VIH=Vin=VT0+2Vout -1/KNRL代回等式，得：Vout=VIH=VT0+ -1/KNRL9. 解：Vout=VOL時，晶體管非飽和導通，Vin= VOH=VDD (VDD-Vout)/RL= KN（W/L）(VDD- VT0) VOL- 1/2VOL2代值解得：RL（W/L）=2.05×105 可以選擇不同的W/L和RL值以滿足VOL=0.2V，在最終設計中二者的選取還需考慮其

47、他因素，如電路功耗與硅片面積。表中列出了一些設計中W/L和RL可能的取值和對應每種取值估算的平均直流功耗。W/LRL（K）PDC average(uW)1205. 058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可見，隨著RL的減小，直流功耗顯著增加，W/L也同時增加。若考慮降低平均直流功耗，可選擇較小的寬長比W/L和較大的負載電阻RL，而制造較大的RL需要較大面積的硅區(qū)，則還需要在功耗和面積之間折中。10. 解：KN=KN(W/L)=40uA/V2 KNRL=8V-1Vin<VT0時，驅(qū)動管截止，Vout= VOH=

48、VDD=5VVOL=VDD-VT0+1/KNRL-=0.147VVIL= VT0+1/KNRL=0.925VVIH=VT0+-1/KNRL=1.97VVNML=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V VNML過小，會導致識別輸入信號時發(fā)生錯誤。為得到較好的抗噪聲性能，較低的信號噪聲容限應至少為VDD的1/4，即VDD=5V時取1.25V。11. 解：VOL=VDD-VT0+1/KNRL-代值解得KNRL=2VIL= VT0+1/KNRL=1.5VVIH=VT0+-1/KNRL=3.1V而VOH= VDD=5VVNML=VIL-VOL=0.9VVNMH=VOH-VIH=

49、1.9V12. 答：采用負載電阻會占用大量的芯片面積，而晶體管占用的硅片面積通常比負載電阻小，并且有源負載反相器電路比無源負載反相器有更好的整體性能。13. 答：根據(jù)給增強型負載提供不同的柵極偏壓，負載晶體管可以工作在飽和區(qū)或線性區(qū)。VinVoutVDDVinVoutVDDVSS飽和增強型負載反相器只要求一個獨立的電源和相對簡單的制造工藝，并且VOH限制在VDD-VTL。而線性增強型負載反相器的VOH= VDD，噪聲容限高，但需要使用兩個獨立的電源。由于二者的直流功耗較高，大規(guī)模的數(shù)字電路均不采用增強型負載nMOS反相器。14.VinVoutVDDMLMIGD S解： 1）Vin=0時，MI截

50、止ML：VDSL= VGSL=VDD-Vout=VDD-VOL VDSL>VGSL-VTL ML始終飽和導通Vout= VOH= VDD-VTL2）Vin= VDD時，Vout=VOLMI：VGSI=Vin=VDDVDSI=Vout=VOLVDSI < VGSI -VTIMI非飽和導通IDSI = KNI(VGSI- VTI)VDSI- 1/2VDSI2 = KNI(VDD- VTI) VOL- 1/2VOL2IDSL=1/2 KNL (VGSL - VTL)2 =1/2 KNL (VDD- VOL-VTL)2IDSI = IDSLVOL =gmL(VDD - VTL)/2gmI為使VOL0，要求gmL<< gmIVinVout0VDD-VTLgmL/gmI傳輸特性曲線如圖示：VinVoutVDD-VTLgmL(VDD-VTL)/2gmI015.VinVoutVDDMDMEGD S解：1）Vin=0，ME截止MD：耗盡型負載管VTD<0，VGSD=0VDSD=VDD-Vout=VDD-VOL> VGSD - VTD MD 始終飽和導通Vout= VOH= VDD，改善了高電平傳輸特性2