數(shù)字系統(tǒng)設(shè)計(jì)與VHDLVHDL設(shè)計(jì)進(jìn)階

1、o 7.1 行為描述行為描述o 7.2 數(shù)據(jù)流描述數(shù)據(jù)流描述o 7.3 結(jié)構(gòu)描述結(jié)構(gòu)描述o 7.4 三態(tài)邏輯設(shè)計(jì)三態(tài)邏輯設(shè)計(jì)o 7.5 RAM存儲(chǔ)器設(shè)計(jì)存儲(chǔ)器設(shè)計(jì)o 7.6 分頻器設(shè)計(jì)分頻器設(shè)計(jì)o 7.7 數(shù)字跑表數(shù)字跑表o 7.8 音樂演奏電路音樂演奏電路VHDL允許設(shè)計(jì)者用三種方式來對邏輯電路描述允許設(shè)計(jì)者用三種方式來對邏輯電路描述和建模和建模o行為（行為（Behavioural）描述；）描述；o數(shù)據(jù)流（數(shù)據(jù)流（Data Flow）描述或寄存）描述或寄存器傳輸級（器傳輸級（RTL）描述；）描述；o結(jié)構(gòu)（結(jié)構(gòu)（Structural）描述。）描述。所謂行為描述，就是對設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的所謂行

2、為描述，就是對設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。行為描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。行為描述類似于高級編程語言，當(dāng)描述一個(gè)設(shè)計(jì)實(shí)描述類似于高級編程語言，當(dāng)描述一個(gè)設(shè)計(jì)實(shí)體的行為時(shí)，無須知道具體電路的結(jié)構(gòu)，只需體的行為時(shí)，無須知道具體電路的結(jié)構(gòu)，只需要描述清楚輸入與輸出信號的行為，而無須花要描述清楚輸入與輸出信號的行為，而無須花費(fèi)精力關(guān)注設(shè)計(jì)結(jié)構(gòu)的具體實(shí)現(xiàn)。費(fèi)精力關(guān)注設(shè)計(jì)結(jié)構(gòu)的具體實(shí)現(xiàn)。 7.1 行行 為為 描描 述述【例例7.1】 行為描述方式實(shí)現(xiàn)的行為描述方式實(shí)現(xiàn)的1位全加器位全加器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;U

3、SE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY full_adda ISPORT(a,b,cin: IN STD_LOGIC; cout,sum: OUT STD_LOGIC);END full_adda;ARCHITECTURE behav OF full_adda ISSIGNAL temp : STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN temp =(0&a)+b+cin; sum =temp(0); cout =temp(1);END behav;【例例7.2】 行為描述方式實(shí)現(xiàn)的行為描述方式實(shí)現(xiàn)的2選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇

4、器ENTITY mux21a ISPORT(a,b,sel: IN BIT; y : OUT BIT);END ENTITY mux21a;ARCHITECTURE behav OF mux21a ISBEGIN PROCESS(a,b,sel)BEGIN IF sel=0 THEN y=a;ELSE y=b;END IF;END PROCESS;END ARCHITECTURE behav;o 用行為描述方式設(shè)計(jì)電路，可以降低設(shè)計(jì)難度。用行為描述方式設(shè)計(jì)電路，可以降低設(shè)計(jì)難度。行為描述只需表示輸入與輸出之間的關(guān)系，不行為描述只需表示輸入與輸出之間的關(guān)系，不需要包含任何結(jié)構(gòu)方面的信息。需要包含

5、任何結(jié)構(gòu)方面的信息。o 設(shè)計(jì)者只需寫出源程序，而電路的實(shí)現(xiàn)由設(shè)計(jì)者只需寫出源程序，而電路的實(shí)現(xiàn)由EDA軟件自動(dòng)完成，實(shí)現(xiàn)電路的優(yōu)化程度，往往取軟件自動(dòng)完成，實(shí)現(xiàn)電路的優(yōu)化程度，往往取決于綜合軟件的技術(shù)水平和器件的支持能力。決于綜合軟件的技術(shù)水平和器件的支持能力。o 在電路的規(guī)模較大或者需要描述復(fù)雜的邏輯關(guān)在電路的規(guī)模較大或者需要描述復(fù)雜的邏輯關(guān)系時(shí)，應(yīng)首先考慮用行為描述方式進(jìn)行設(shè)計(jì)，系時(shí)，應(yīng)首先考慮用行為描述方式進(jìn)行設(shè)計(jì)，如果設(shè)計(jì)的結(jié)果不能滿足資源占有率的要求，如果設(shè)計(jì)的結(jié)果不能滿足資源占有率的要求，則應(yīng)改變描述方式。則應(yīng)改變描述方式?！纠?.4】 數(shù)據(jù)流描述的數(shù)據(jù)流描述的1位全加器位全加器

6、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY full_addb ISPORT(a,b,cin: IN STD_LOGIC; sum,cout: OUT STD_LOGIC);END full_addb;ARCHITECTURE dataflow OF full_addb ISBEGIN sum = a XOR b XOR cin; cout=(a AND b) OR (b AND cin) OR (a AND cin);END dataflow;【例例7.5】 數(shù)據(jù)流描述的數(shù)據(jù)流描述的2選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器ENTITY mux21c I

7、S PORT(a,b,sel : IN BIT; y : OUT BIT);END ENTITY mux21c;ARCHITECTURE dataflow OF mux21c IS SIGNAL a1,a2 : BIT; BEGINa1 = a AND (NOT Sel);a2 = b AND sel;y = a1 OR a2;END ARCHITECTURE dataflow;o 所謂結(jié)構(gòu)描述方式，就是指在設(shè)計(jì)中，所謂結(jié)構(gòu)描述方式，就是指在設(shè)計(jì)中，通過調(diào)用庫中的元件或是已設(shè)計(jì)好的模通過調(diào)用庫中的元件或是已設(shè)計(jì)好的模塊來完成設(shè)計(jì)實(shí)體功能的描述。在結(jié)構(gòu)塊來完成設(shè)計(jì)實(shí)體功能的描述。在結(jié)構(gòu)體中，描述

8、只表示元件（或模塊）和元體中，描述只表示元件（或模塊）和元件（或模塊）之間的互連，就像網(wǎng)表一件（或模塊）之間的互連，就像網(wǎng)表一樣。當(dāng)調(diào)用庫中不存在的元件時(shí)，則必樣。當(dāng)調(diào)用庫中不存在的元件時(shí)，則必須首先進(jìn)行元件的創(chuàng)建，然后將其放在須首先進(jìn)行元件的創(chuàng)建，然后將其放在工作庫中，這樣才可以調(diào)用。工作庫中，這樣才可以調(diào)用?！纠?.6】 半加器的半加器的VHDL描述描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_add IS PORT(a,b: IN STD_LOGIC; co,so: OUT STD_LOGIC);END ENTITY ha

9、lf_add;ARCHITECTURE one OF half_add isBEGIN so = a XOR b; co = a AND b;END ARCHITECTURE one;【例例7.7】 或門邏輯描述或門邏輯描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2h IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC);END ENTITY or2h;ARCHITECTURE one OF or2h IS BEGIN y ain,b=bin,co=d,so=e); -元件例化元件例化 u2 : h

10、alf_add PORT MAP(a=e, b=cin, co=f, so=sum); u3 : or2h PORT MAP(a=d, b=f, y=cout); END ARCHITECTURE struct;【例例7.9】 結(jié)構(gòu)描述的結(jié)構(gòu)描述的4位級聯(lián)加法器位級聯(lián)加法器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_add4 IS PORT(a,b : IN STD_LOGIC_VECTOR(0 TO 3); cin : IN STD_LOGIC; sum : OUT STD_LOGIC_VECTOR(0 TO 3); cout: OUT

11、 STD_LOGIC);END ENTITY f_add4;ARCHITECTURE struct OF f_add4 IS COMPONENT full_add -將將1位全加器定義為元件位全加器定義為元件 PORT(ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC); END COMPONENT; SIGNAL ci: STD_LOGIC_VECTOR(1 TO 3); -定義節(jié)點(diǎn)信號定義節(jié)點(diǎn)信號 BEGIN u1 : full_add PORT MAP(ain=a(0),bin=b(0),cin=cin, cout=ci(1),su

12、m=sum(0); -元件例化元件例化 u2 : full_add PORT MAP(ain=a(1),bin=b(1),cin=ci(1), cout=ci(2),sum=sum(1); u3 : full_add PORT MAP(ain=a(2),bin=b(2),cin=ci(2), cout=ci(3),sum=sum(2); u4 : full_add PORT MAP(ain=a(3),bin=b(3),cin=ci(3),cout=cout,sum=sum(3);END ARCHITECTURE struct;【例例7.12】 三態(tài)門三態(tài)門LIBRARY IEEE;USE IE

13、EE.STD_LOGIC_1164.ALL;ENTITY trigate ISPORT(en,a : IN STD_LOGIC; y : OUT STD_LOGIC);END trigate;ARCHITECTURE one OF trigate ISBEGIN y =a WHEN (en=1) ELSE Z;END one;【例例7.13】 三態(tài)雙向緩沖器三態(tài)雙向緩沖器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bidir ISPORT (y : INOUT STD_LOGIC; -y為雙向?yàn)殡p向I/O端口端口 en, a: IN STD_

14、LOGIC; b : OUT STD_LOGIC);END bidir;ARCHITECTURE one OF bidir ISBEGIN y =a WHEN (en=1) ELSE Z; b = y;END one;【例例7.14】 三態(tài)雙向緩沖器三態(tài)雙向緩沖器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bidir1 ISPORT(y : INOUT STD_LOGIC; -y為雙向?yàn)殡p向I/O端口端口 en,a: IN STD_LOGIC; b : OUT STD_LOGIC);END bidir1;ARCHITECTURE one OF

15、 bidir1 ISBEGINPROCESS(en,a) BEGIN IF(en=1) THEN y=a; ELSE y =Z;END IF;END PROCESS; b=y;END one;【例例7.15】 三態(tài)雙向總線緩沖器三態(tài)雙向總線緩沖器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ttl245 ISPORT(a,b : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); -雙向數(shù)據(jù)線雙向數(shù)據(jù)線 oe,dir : IN STD_LOGIC); -使能信號和方向控制使能信號和方向控制END ttl245;ARCHITE

16、CTURE one OF ttl245 ISBEGIN a Z); b Z);END one;o 三態(tài)雙向總線緩沖器三態(tài)雙向總線緩沖器RTL綜合視圖綜合視圖（Synplify Pro） 生成一個(gè)新的宏模塊生成一個(gè)新的宏模塊 設(shè)置輸出文件的類型、目錄和名字設(shè)置輸出文件的類型、目錄和名字 定制定制RAM模塊的數(shù)據(jù)寬度和深度模塊的數(shù)據(jù)寬度和深度 【例例7.16】 調(diào)用調(diào)用RAM宏模塊構(gòu)成宏模塊構(gòu)成RAM存儲(chǔ)器存儲(chǔ)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;LIBRARY altera_mf;USE

17、 altera_mf.all;ENTITY ram8x128 IS -頂層模塊端口頂層模塊端口PORT(addr: IN STD_LOGIC_VECTOR (6 DOWNTO 0);clk: IN STD_LOGIC ;data: IN STD_LOGIC_VECTOR (7 DOWNTO 0);aclr: IN STD_LOGIC ;wr: IN STD_LOGIC ;qout: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END ram8x128;ARCHITECTURE lpm OF ram8x128 ISCOMPONENT ram IS -將將RAM模塊定義為元

18、件模塊定義為元件PORT(address: IN STD_LOGIC_VECTOR (6 DOWNTO 0);clock: IN STD_LOGIC ;data: IN STD_LOGIC_VECTOR (7 DOWNTO 0);aclr: IN STD_LOGIC ;wren: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT;BEGINu1: ram PORT MAP(address=addr,clock=clk,data=data,aclr=aclr, wren=wr, q=qout); -元件例化元件例化E

19、ND lpm;在實(shí)際中我們經(jīng)常會(huì)遇到這樣的問題，需要進(jìn)行奇數(shù)次分頻，同時(shí)又要得到占空比是50%的方波波形?？刹捎萌缦路椒ǎ河脙蓚€(gè)計(jì)數(shù)器，一個(gè)由輸入時(shí)鐘上升沿觸發(fā)，一個(gè)由輸入時(shí)鐘下降沿觸發(fā)，最后將兩個(gè)計(jì)數(shù)器的輸出相或，即可得到占空比為50%的方波波形。 7.6.1 占空比為占空比為50%的奇數(shù)分頻的奇數(shù)分頻 【例例7.18】 占空比占空比50%的奇數(shù)分頻（模的奇數(shù)分頻（模7）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fdiv7 IS PORT(clk,reset: IN STD_

20、LOGIC; clkout: OUT STD_LOGIC); -輸出時(shí)鐘輸出時(shí)鐘END fdiv7;ARCHITECTURE behav OF fdiv7 ISSIGNAL clkout1,clkout2: STD_LOGIC;SIGNAL count1,count2: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk) -計(jì)數(shù)器計(jì)數(shù)器1BEGIN IF(clkevent AND clk=1) THEN -上升沿觸發(fā)上升沿觸發(fā) IF(reset=1) THEN count1=0000; ELSE IF(count1=6) THEN count1=000

21、0; ELSE count1=count1+1; END IF; IF(count13) THEN clkout1=1; ELSE clkout1=0; END IF; END IF; END IF;END PROCESS;PROCESS(clk) -計(jì)數(shù)器計(jì)數(shù)器2BEGIN IF(clkevent AND clk=0) THEN -下降沿觸發(fā)下降沿觸發(fā) IF(reset=1) THEN count2=0000; ELSE IF(count2=6) THEN count2=0000; ELSE count2=count2+1; END IF; IF(count23) THEN clkout2=

22、1; ELSE clkout2=0; END IF; END IF; END IF;END PROCESS;clkout=clkout1 OR clkout2; -相或相或END behav;模7奇數(shù)分頻器功能仿真波形圖（Quartus ） 【例7.19】 較為通用的占空比為50%的奇數(shù)分頻電路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fdivn ISGENERIC(w : INTEGER :=11); -定義類屬參量w PORT(clk,reset: IN STD_LOGIC

23、; clkout: OUT STD_LOGIC); -輸出時(shí)鐘END fdivn;ARCHITECTURE behav OF fdivn ISSIGNAL clkout1,clkout2: STD_LOGIC;SIGNAL count1,count2: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk) -計(jì)數(shù)器1BEGIN IF(clkevent AND clk=1) THEN-上升沿觸發(fā) IF(reset=1) THEN count1=0000; ELSE IF(count1=w-1) THEN count1=0000; ELSE count1=c

24、ount1+1; END IF; IF(count1(w-1)/2) THEN clkout1=1; ELSE clkout1=0; END IF; END IF; END IF;END PROCESS;PROCESS(clk) -計(jì)數(shù)器計(jì)數(shù)器2BEGIN IF(clkevent AND clk=0) THEN -下降沿觸發(fā)下降沿觸發(fā) IF(reset=1) THEN count2=0000; ELSE IF(count2=w-1) THEN count2=0000; ELSE count2=count2+1; END IF; IF(count2(w-1)/2) THEN clkout2=1;

25、 ELSE clkout2=0; END IF; END IF; END IF;ND PROCESS;clkout=clkout1 OR clkout2; -相或相或END behav;模模11奇數(shù)分頻器功能仿真波形圖（奇數(shù)分頻器功能仿真波形圖（Quartus ） 【例例7.20】 n 0.5半整數(shù)分頻器半整數(shù)分頻器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fdivn_5 IS PORT(clkin,clr: IN STD_LOGIC; clkout: BUFFER STD_L

26、OGIC); -輸出時(shí)鐘輸出時(shí)鐘END fdivn_5;ARCHITECTURE one OF fdivn_5 ISconstant n: std_logic_vector(3 downto 0):=0100; -分頻預(yù)置數(shù)分頻預(yù)置數(shù)nSIGNAL clk2,clk1: STD_LOGIC;SIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINclk2=clkin XOR clk1; -clkin與與clk1異或后作為模異或后作為模N計(jì)數(shù)器的時(shí)鐘計(jì)數(shù)器的時(shí)鐘PROCESS(clk2,clr)BEGIN IF(clr=1) THEN count=0000

27、;7.6.2 半整數(shù)分頻半整數(shù)分頻 ELSIF(clk2event AND clk2=1) THEN IF(count=n-1) THEN-模模n計(jì)數(shù)計(jì)數(shù) count=0000; clkout=1; ELSE count=count+1; clkout=0; END IF; END IF;END PROCESS;PROCESS(clkout)BEGIN IF(clkoutevent AND clkout=1) THEN clk1=NOT clk1; -輸出時(shí)鐘二分頻輸出時(shí)鐘二分頻 END IF;END PROCESS;END one;5.5倍半整數(shù)分頻器功能仿真波形圖（倍半整數(shù)分頻器功能仿真波形圖（Quartus ）o 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，對輸入的時(shí)鐘信號有不同的分頻比，數(shù)控分頻器要求信號發(fā)生器輸出的正負(fù)脈寬是可調(diào)的，用戶可以通過預(yù)置一特定數(shù)值來獲得所需要的高電平和低電平持續(xù)時(shí)間以及占空比。這種信號發(fā)