signaltap使用指南

1、.隨著FPGA設(shè)計任務(wù)復(fù)雜性的不斷提高,FPGA設(shè)計調(diào)試工作的難度也越來越大,在設(shè)計驗證中投入的時間和花費也會不斷增加為了讓產(chǎn)品更快投入市場,設(shè)計者必須盡可能減少設(shè)計驗證時間,這就需要一套功能強大且容易使用的驗證工具Altera SignalTap 邏輯分析儀可以用來對Altera FPGA內(nèi)部信號狀態(tài)進行評估,幫助設(shè)計者很快發(fā)現(xiàn)設(shè)計中存在問題的原因Quartus 軟件中的SignalTap 邏輯分析儀是非插入式的,可升級,易于操作且對Quartus 用戶*SignalTap 邏輯分析儀允許設(shè)計者在設(shè)計中用探針的方式探查內(nèi)部信號狀態(tài),幫助設(shè)計者調(diào)試FPGA設(shè)計SignalTap 邏輯分析儀支持

2、下面的器件系列:Stratix StratixStratix GXCyclone CycloneAPEX APEX 20KEAPEX 20KCAPEX 20KExcalibur和Mercury10.1 在設(shè)計中嵌入SignalTap 邏輯分析儀在設(shè)計中嵌入SignalTap 邏輯分析儀有兩種方法:第一種方法是建立一個SignalTap 文件(.stp),然后定義STP文件的詳細(xì)內(nèi)容;第二種方法是用MegaWizard Plug-InManager建立并配置STP文件,然后用MegaWizard實例化一個HDL輸出模塊圖10.1給出用這兩種方法建立和使用SignalTap 邏輯分析儀的

3、過程10.1.1  使用STP文件建立嵌入式邏輯分析儀 1. 創(chuàng)建STP文件STP文件包括SignalTap 邏輯分析儀設(shè)置部分和捕獲數(shù)據(jù)的查看分析部分創(chuàng)建一個STP文件的步驟如下:(1)  在Quartus 軟件中,選擇FileNew命令    (2)  在彈出的New對話框中,選擇Other Files標(biāo)簽頁,從中選擇SignalTap File如圖10.2所示(3)  點擊OK按鈕確定,一個新的SignalTap 窗口如圖10.3所示 上面的操作也可以通過ToolsSignalTap Logic A

4、nalyzer命令完成,這種方法也可以用來打開一個已經(jīng)存在的STP文件2. 設(shè)置采集時鐘在使用SignalTap 邏輯分析儀進行數(shù)據(jù)采集之前,首先應(yīng)該設(shè)置采集時鐘采集時鐘在上升沿處采集數(shù)據(jù)設(shè)計者可以使用設(shè)計中的任意信號作為采集時鐘,但Altera建議最好使用全局時鐘,而不要使用門控時鐘使用門控時鐘作為采集時鐘,有時會得到不能準(zhǔn)確反映設(shè)計的不期望數(shù)據(jù)狀態(tài)Quartus 時序分析結(jié)果給出設(shè)計的最大采集時鐘頻率設(shè)置SignalTap 采集時鐘的步驟如下:(1)  在SignalTap 邏輯分析儀窗口選擇Setup標(biāo)簽頁(2)  點擊Clock欄后面的Browse Nod

5、e Finder按鈕,打開Node Finder對話框(3)  在Node Finder對話框中,在Filter列表中選擇SignalTap :pre-synthesis(4)  在Named框中,輸入作為采樣時鐘的信號名稱;或點擊List按鈕,在Nodes Found列表中選擇作為采集時鐘的信號(5)  點擊OK確定    (6) 在SignalTap 窗口中,設(shè)置作為采樣時鐘的信號顯示在Clock欄中用戶如果在SignalTap 窗口中沒有分配采集時鐘,Quartus 軟件會自動建立一個名為auto_stp_external_cl

6、k的時鐘引腳在設(shè)計中用戶必須為這個引腳單獨分配一個器件引腳,在用戶的印刷電路板(PCB)上必須有一個外部時鐘信號驅(qū)動該引腳3. 在STP文件中分配信號在STP文件中,可以分配下面兩種類型的信號:(1) Presynthesis:該信號在對設(shè)計進行Analysis&Elaboration操作以后存在,這些信號表示寄存器傳輸級(RTL)信號在SignalTap 中要分配Pre-synthesis信號,應(yīng)選擇ProcessingStart Analysis&Elaboration命令對設(shè)計進行修改以后,如果要在物理綜合之前快速加入一個新的節(jié)點名,使用這項操作特別有

7、用(2)  Post-fitting:該信號在對設(shè)計進行物理綜合優(yōu)化以及布局布線操作后存在4.分配數(shù)據(jù)信號(1)  首先完成設(shè)計的Analysis&Elaboration或Analysis&Synthesis,或全編譯過程(2)  在SignalTap 邏輯分析儀窗口,點擊Setup標(biāo)簽頁(3)  在STP窗口的Setup標(biāo)簽頁中雙擊鼠標(biāo)左鍵,彈出Node Finder對話框    (4)  在Node Finder對話框的Filter列表中選擇SignalTap :pre-synthesis或Si

8、gnalTap:post-fitting(5)  在Named框中輸入節(jié)點名部分節(jié)點名或通配符,點擊List按鈕查找節(jié)點(6)  在Nodes Found列表中選擇要加入STP文件中的節(jié)點或總線(7) 點擊“>”按鈕將選擇的節(jié)點或總線拷貝到Selected Nodes列表中(8)  點擊OK按鈕,將選擇的節(jié)點或總線插入STP文件,如圖10.4所示 5.邏輯分析儀觸發(fā)控制     邏輯分析儀觸發(fā)控制包括設(shè)置觸發(fā)類型和觸發(fā)級數(shù)    1)  觸發(fā)類型選擇Basic 

9、;   如果觸發(fā)類型選擇Basic,在STP文件中必須為每個信號設(shè)置觸發(fā)模式(TriggerPattern)SignalTap 邏輯分析儀中的觸發(fā)模式包括:Dont Care(無關(guān)項觸發(fā)),Low(低電平觸發(fā)),High(高電平觸發(fā)),Falling Edge(下降沿觸發(fā)),Rising Edge(上升沿觸發(fā))以及EitherEdge(雙沿觸發(fā))    當(dāng)選定觸發(fā)級數(shù)的所有信號的“邏輯與”結(jié)果為TRUE時,SignalTap 邏輯分析儀開始捕捉數(shù)據(jù),如圖10.5所示    2)  觸發(fā)類型選擇Advanc

10、ed    如果觸發(fā)類型選擇Advanced,則設(shè)計者必須為邏輯分析儀建立觸發(fā)條件表達式一個邏輯分析儀最關(guān)鍵的特點就是它的觸發(fā)能力如果不能很好地為數(shù)據(jù)捕獲建立相應(yīng)的觸發(fā)條件,邏輯分析儀就可能無法幫助設(shè)計者調(diào)試設(shè)計    在SignalTap 邏輯分析儀中,使用如圖10.6所示的高級觸發(fā)條件編輯器(AdvancedTrigger Condition Editor),用戶可以在簡單的圖形界面中建立非常復(fù)雜的觸發(fā)條件設(shè)計者只需要將運算符拖動到觸發(fā)條件編輯器窗口中,即可建立復(fù)雜的觸發(fā)條件    

11、0; 3)  觸發(fā)級數(shù)選擇    SignalTap 邏輯分析儀的多級觸發(fā)特性為設(shè)計者提供了更精確的觸發(fā)條件設(shè)置功能  在多級觸發(fā)中,Signal1ap II邏輯分析儀首先對第一級觸發(fā)模式進行觸發(fā);當(dāng)?shù)谝患売|發(fā)表達式滿足條件,測試結(jié)果為TRUE時,SignalTap 邏輯分析儀對第二級觸發(fā)表達式進行測試;依次類推,直到所有觸發(fā)級完成測試,并且最后一級觸發(fā)條件測試結(jié)果為TRUE時,SignalTap 邏輯分析儀開始捕獲信號狀態(tài)    在圖10.3的觸發(fā)級數(shù)選擇列表中選擇觸發(fā)級數(shù),SignalTap 邏輯分析儀最大可以

12、選擇觸發(fā)級數(shù)為10級    6.指定采樣點數(shù)及觸發(fā)位置    在觸發(fā)事件開始之前,用戶可以指定要觀測數(shù)據(jù)的采樣點數(shù),即數(shù)據(jù)存儲深度,以及觸發(fā)事件發(fā)生前后的采樣點數(shù)    在sTP文件窗口的Data欄中,在Sample depth列表中可以選擇邏輯分析儀的采樣點數(shù);在Buffer acquisition mode欄中,在circular列表中可以選擇超前觸發(fā)數(shù)據(jù)和延時觸發(fā)數(shù)據(jù)之間的比例,其中:    ?Pre trigger position:保存觸發(fā)信號發(fā)生之前的信號狀態(tài)信息

13、(88%觸發(fā)前數(shù)據(jù),12%觸發(fā)后數(shù)據(jù));    ?Center trigger position:保存觸發(fā)信號發(fā)生前后的數(shù)據(jù)信息,各占50%;    ?Post trigger position:保存觸發(fā)信號發(fā)生之后的信號狀態(tài)信息(12%觸發(fā)前數(shù)據(jù),88%觸發(fā)后數(shù)據(jù));    ?  Continuous trigger position:連續(xù)保存觸發(fā)采樣數(shù)據(jù),直到設(shè)計者停止采集數(shù)據(jù)為止    觸發(fā)位置設(shè)置允許用戶指定SignalTap 邏輯分析儀在觸發(fā)信號發(fā)生前后需

14、要捕獲的采樣點數(shù)采集數(shù)據(jù)被放置在一個環(huán)形數(shù)據(jù)緩沖區(qū)中在數(shù)據(jù)采集過程中,新的數(shù)據(jù)可以替代舊的數(shù)據(jù),如圖10.7所示這個環(huán)形數(shù)據(jù)緩沖區(qū)的大小等于用戶設(shè)置的數(shù)據(jù)存儲深度7.編譯嵌入SignalTap 邏輯分析儀的設(shè)計     配置好STP文件以后,在使用SignalTap 邏輯分析儀之前必須編譯Quartus 設(shè)計工程    首次建立并保存STP文件時,Quartus 軟件自動將STP文件加入工程中也可以采用下面的步驟手動添加STP文件:    (1)  選擇AssignmentsSettings命令

15、,彈出Settings對話框    (2)  在Category列表中選擇SignalTap Logic Analyzer    (3)  在SignalTap Logic Analyzer頁中,使能Enable SignalTap Logic Analyzer選項    (4)  在SignalTap File Name欄中輸入STP文件名    (5)  點擊OK按鈕確認(rèn)    (6)  選擇

16、ProcessingStart Compilation命令開始編譯10.1.2使用MegaWizard Plug-In Manager建立嵌入式邏輯分析儀    使用MegaWizard Plug-In Manager建立SignalTap 邏輯分析儀不需要建立STP文件MegaWizard Plug-In Manager生成一個可以在設(shè)計中實例化的HDL文件    1.建立SignalTap 邏輯分析儀的HDL描述    在Quartus 軟件中,執(zhí)行SignalTap 兆函數(shù)(Mega)可以很容易地使

17、用MegaWizard Plug-In Manager建立SignalTap 邏輯分析儀步驟如下:    (1)  在Quartus 軟件中選擇ToolsMegaWizard Plug-In Manager命令    (2)  在彈出的MegaWizard Plug-In Manager對話框中選擇Create a new custommega variation項    (3)  點擊Next按鈕    (4)  在彈出的對話框中選擇

18、SignalTap Logic Analyzer,并選擇輸出文件類型,輸入SignalTap 兆函數(shù)名,如圖10.8所示    (5)  點擊Next按鈕    (6)  在彈出的下一個對話框中,指定邏輯分析儀的采樣深度(Sample depth)存儲器類型(RAM type)數(shù)據(jù)輸入端口寬度(Data input port width)觸發(fā)輸入端口寬度(Trigger inputport width)以及觸發(fā)級數(shù)(Trigger levels),如圖10.9所示(7)  點擊Next按鈕(8) 

19、; 通過選擇Basic或Advanced設(shè)置每一級觸發(fā)選項,如圖10.10所示    (9)  點擊Finish按鈕,完成建立SignalTap 邏輯分析儀HDL描述的過程    如果在第(8)步中選擇了Advanced,將彈出如圖10.6所示的高級觸發(fā)條件編輯器界面    2.SignalTap 兆函數(shù)端口    表10.1給出了SignalTap口兆函數(shù)端口的描述    3.在設(shè)計文件中實例化SignalTap 邏輯分析儀 

20、;   在設(shè)計中實例化SignalTap 邏輯分析儀的過程與實例化其他VHDL或Verilog HDL兆函數(shù)相同在設(shè)計中實例化SignalTap 文件以后,為了在目標(biāo)FPGA器件中適配邏輯分析儀,必須編譯Quartus 工程文件圖10.11所示為SignalTap口邏輯分析儀的實例化結(jié)果    編譯完加入了SignalTap 邏輯分析儀實例化模塊的設(shè)計工程以后,要捕獲并觀測數(shù)據(jù),必須從SignalTap MegaWizard的輸出文件建立STP文件選擇FileCreate/UpdateMenuCreate SignalTap File from

21、 Design Instance(s)命令,輸入STP文件名,則根據(jù)SignalTap MegaWizard中的設(shè)置自動建立并打開STP文件10.1.3 SignalTap 分析器件編程    在設(shè)計中嵌入SignalTal 邏輯分析儀并編譯完成以后,打開STP文件,完成嵌入SignalTap 邏輯分析儀器件編程的步驟如下:    (1)  在STP文件中,在JTAG Chain設(shè)置部分選擇嵌入SignalTap 邏輯分析儀的SRAM對象文件(.sot)    (2)  點擊Scan

22、Chain按鈕    (3)  在Device列表中選擇目標(biāo)器件    (4)  點擊Program Device圖標(biāo)進行器件編程,如圖10.12所示10.1.4查看SignalTap 采樣數(shù)據(jù)    在SiganlTap 窗口中,選擇Run Analysis或AutoRun Analysis按鈕啟動SignalTap 邏輯分析儀當(dāng)觸發(fā)條件滿足時,SignalTap 邏輯分析儀開始捕獲數(shù)據(jù)    SignalTap 工具條上有四個執(zhí)行邏輯分析儀選項,如圖1

23、0.13左上角所示,其中:    ?  Run Analysis:單步執(zhí)行SignalTap 邏輯分析儀即執(zhí)行該命令后,SignalTap 邏輯分析儀等待觸發(fā)事件,當(dāng)觸發(fā)事件發(fā)生時開始采集數(shù)據(jù),然后停止    ?  AutoRun Analysis:執(zhí)行該命令后,  SignalTap 邏輯分析儀連續(xù)捕獲數(shù)據(jù),直到用戶按下Stop Analysis為止    ?  Stop Analysis:停止SignalTap 分析如果觸發(fā)事件還沒有發(fā)生,則沒有接收數(shù)據(jù)顯示出來

24、    ?  Read Data:顯示捕獲的數(shù)據(jù)如果觸發(fā)事件還沒有發(fā)生,用戶可以點擊該按鈕查看當(dāng)前捕獲的數(shù)據(jù)    SignalTap 邏輯分析儀自動將采集數(shù)據(jù)顯示在SignalTap 界面的Data標(biāo)簽頁中,如圖10.13所示10.2  在SOPC Builder中使用SignalTap 邏輯分析儀SignalTap 是在片上系統(tǒng)設(shè)計(SOPC)中捕捉和顯示實時信號的系統(tǒng)級調(diào)試工具在SOPC Builder生成的系統(tǒng)中使用SignalTap 嵌入式邏輯分析儀(ElA),設(shè)計者可以觀測在軟件執(zhí)行過程中硬件(如外設(shè)寄

25、存器存儲器總線以及其他片上組件)響應(yīng)的狀態(tài)本節(jié)主要介紹使用SignalTap 嵌入式邏輯分析儀檢測由SOPC Builder生成的系統(tǒng)模塊內(nèi)部信號圖10.14給出了一個SOPC Builder系統(tǒng)模塊的例子,這個系統(tǒng)包含了一個Nios處理器一個DMA控制器一個片上存儲器和一個外部SDRAM存儲器接口等在該例中,Nios處理器執(zhí)行一個簡單的C程序等待一個按鍵動作的發(fā)生一個按鍵被按下后,處理器初始化一個DMA傳輸,這時我們可以使用SignalTap 邏輯分析儀進行分析本節(jié)將演示用SignalTap 嵌入式邏輯分析儀測試圖10.14中所標(biāo)識的三種不同類型信號的方法,這三種信號分別是:(1) 

26、; 連接外部SDRAM存儲器的外部I/O接口信號(2)  系統(tǒng)模塊內(nèi)部的外設(shè)控制寄存器信號,如本例中的DMA外設(shè)    (3)  Avalon開關(guān)結(jié)構(gòu)邏輯(Avalon Switch Fabric Logic)與系統(tǒng)模塊內(nèi)部設(shè)備(如本例的片上存儲器)之間的Avalon接口信號通過觀察這些信號,可以檢查DMA外部設(shè)備從外部SDRAM到片上存儲器傳輸數(shù)據(jù)的情況將軟件使能DMA傳輸信號作為觸發(fā)條件,即DMA外設(shè)控制寄存器的第三位為高電平(邏輯1)時為了更好地完成本節(jié)的學(xué)習(xí),需要以下的系統(tǒng)配置:?  Quartus 軟件3.0以上版本;?&#

27、160; Nios開發(fā)工具3.1以上版本或Nios IDE開發(fā)工具,或Nios處理器的一個OpenCore Plus評估版授權(quán);?  Nios開發(fā)板,Cyclone或Stratix;?  ByteBlaster 或ByteBlasterMV下載電纜本節(jié)的設(shè)計實例在安裝Nios開發(fā)工具時會自動安裝在tutorials目錄中,也可直接從網(wǎng)站 SignalTap Embedded LogicAnalyzers in SOPC Builder Systems設(shè)計文件該例中包含一個鎖相環(huán)(PLL)模塊一個級數(shù)延時模塊和一個SOPC系統(tǒng)設(shè)計模塊,如圖10.15所示,其中SOPC系統(tǒng)設(shè)計

28、模塊包含圖10.14中的各個功能模塊下面的步驟將在Quartus 軟件中打開設(shè)計實例或新建一個Quartus 工程,產(chǎn)生SOPC Builder系統(tǒng)模塊,并在系統(tǒng)中創(chuàng)建一個分析信號的SignalTap 嵌入式邏輯分析儀 1.打開并產(chǎn)生SOPC Builder系統(tǒng)(1)  在Quartus 軟件中打開設(shè)計實例工程文件SignalTap.bdf(2)  在工程導(dǎo)航欄中雙擊頂層文件名,打開頂層設(shè)計文件,如圖10.15所示(3)  選擇ToolsSOPC Builder命令,Quartus自動在SOPC Builder中打開系統(tǒng)模型,其中包括用戶接口,如圖10.16所示(

29、4)  在SOPC Builder界面的System Contents頁面中,從Target Device Family列表中選擇與Nios開發(fā)板匹配的目標(biāo)器件系列(5)  在System Generation標(biāo)簽頁中,點擊Generate按鈕產(chǎn)生系統(tǒng)邏輯(6)  SOPC系統(tǒng)模塊產(chǎn)生完成以后,點擊Exit退出SOPC Builder界面,返回Quartus 軟件界面(7)  如果Quartus 彈出對話框,問是否要更新SOPC系統(tǒng)符號,選擇Yes    (8)  完成下面的步驟,執(zhí)行Tcl腳本文件,完成Nios開

30、發(fā)板上目標(biāo)器件的引腳分配:?  選擇ViewUtility WindowsTcl Console命令,打開Tcl控制臺窗門  ?  根據(jù)Nios開發(fā)板上的器件類型,在Tcl控制臺輸入并執(zhí)行下面的Tcl腳本:          source device_assignments_lslO.tcl(回車)或            source device_as

31、signments_lc20.tcl(回車)(9)  選擇ProcessingStartStart Analysis&Synthesis編譯設(shè)計2.創(chuàng)建一個新的SignalTap 文件并加入監(jiān)測信號(1)  選擇FileNew命令(2)  在彈出的New對話框中,選擇Other Files標(biāo)簽頁,從中選擇SignalTap File,如圖10.2所示(3)  點擊OK按鈕,建立一個新的SignalTap 界面(4)  在界面的Signal設(shè)置中為嵌入式邏輯分析儀選擇PLD_CLOCKINPUT輸入信號作為同步時鐘,如圖10.17所示(5

32、)  在Data欄中,從Sample深度列表中選擇采樣點數(shù)為256,如圖l0.17所示(6)  在SignalTap 界面下,用鼠標(biāo)左鍵在Setup空白區(qū)內(nèi)雙擊,打開Node Finder對話框在Node Finder對話框內(nèi),Filter欄中將顯示SignalTap :pre-synthesis,如圖10.18所示 下面的步驟主要介紹如何在Node Finder對話框中查找要監(jiān)測的信號,并將它們加入到SignalTap 邏輯分析儀中(7)  在圖10.18所示的Node Finder對話框中,在Named欄內(nèi)輸入“SDRAM*”(8)  點擊

33、右邊的List按鈕開始查找SDRAM節(jié)點,在Nodes Found中將列出所有找到的SDRAM節(jié)點名(9)  在Nodes Found列表中,選擇下面的SDRAM I/O引腳并拷貝到右邊的SelectedNodes欄中,其結(jié)果如圖10.19所示:SDRAM_A總線SDRAM_BA總線SDRAM_CAS_N信號SDRAM_CKE信號SDRAM_CS_N信號SDRAM_DQ總線SDRAM_DQM總線SDRAM_RAS_N信號和SDRAM_WE_N信號    (10)  在圖10.18所示的Node Finder對話框中,點擊Look欄后面的瀏覽按鈕

34、,彈出SelectHierarchy Level對話框,如圖10.20所示,從中選擇SOPC_system:inst層下面的DMA:the_DMA單元,點擊OK按鈕確定,返回Node Finder對話框在Node Finder對話框中的Look欄中顯示出所選的查找范圍,點擊List按鈕,選擇下面列出的DMA外設(shè)內(nèi)部寄存器并拷貝到Selected Nodes欄中,其結(jié)果如圖10.2l所示:控制寄存器(*DMAIcontr01)完成位(*DMAIdone)讀地址總線(*DMAIread_address)和寫地址總線(*DMAlwrite_address)   

35、0; (11)  在Select Hierarchy Level對話框(如圖10.20所示)中選擇SOPC_system:inst層下面的onchip_memory:the_onchip_memory單元,點擊OK按鈕確定,返回Node Finder對話框點擊Node Finder對話框中的List按鈕,選擇下面列出的片上存儲器信號,其結(jié)果如圖lO.22所示:片上存儲器寫數(shù)據(jù)總線(*onchip_memorylwritedata)片上存儲器地址總線(*onchip_memoryladdress)和寫信號(*onchip_memorylwrite) (12)  指明

36、了上面所有要監(jiān)測的節(jié)點以后,點擊Node Finder對話框上的OK按鈕確定,返回到SignalTap 窗口,所有選擇的信號都在Setup區(qū)域中列出,如圖10.23所示     (13)  設(shè)置SignalTap 嵌入式邏輯分析儀的觸發(fā)條件?  在Setup區(qū)域中,點擊SOPC_system:instlDMA:the_DMAIcontrol寄存器總線前面的加號“+”號將其展開?  在*DMA:the_DMAIcontrol3行的Trigger Levels列點擊鼠標(biāo)右鍵,從彈出的右鍵菜單中選擇High,如圖10.23所示(1

37、4)  保存SignalTap 文件    (15)  當(dāng)彈出對話框詢問是否在當(dāng)前工程中使能SignalTap 嵌入式邏輯分析儀時,點擊YeS確定3.在Quartus 軟件中重新編譯設(shè)計定義了嵌入式邏輯分析儀的所有屬性以后,必須在Quartus 軟件中重新編譯并適配包含ELA邏輯的設(shè)計工程文件(1)  選擇ProcessingStart Compilation命令開始編譯并適配設(shè)計,編譯完成以后返回到SignalTap 界面    (2)  安裝Nios開發(fā)板?  通過ByteBlas

38、ter JTAG下載電纜連接Nios開發(fā)板;?  連接Nios開發(fā)板電源    (3)  根據(jù)下面的步驟設(shè)置Quartus 軟件使用ByteBlaster 下載電纜:    ?  在SignalTap 窗口的JTAG Chain Configuration區(qū)點擊Setup按鈕;    ?  當(dāng)彈出Hardware Setup對話框時,從Available hardware items欄中選擇ByteBlaster或ByteBlasterMV;  

39、  ?  點擊Select Hardware按鈕確定當(dāng)選定編程硬件以后,Quartus 軟件將自動掃描JTAG鏈,并更新SignalTap 窗口中的Device區(qū),如圖10.24所示(4)  在JTAG Chain設(shè)置區(qū)中點擊File欄后面的瀏覽按鈕,選擇編程文件SignalTap.sof,如圖10.24所示4.啟動ELA,采集數(shù)據(jù),分析波形包含SignalTap 嵌入式邏輯分析儀(ELA)的硬件設(shè)計已經(jīng)編譯完成,并且SignalTap 窗口通過ByteBlaster 下載電纜與目標(biāo)板連接成功下面即可將SOF下載文件編程到FPGA器件,啟動ELA并實時采集監(jiān)測信號

40、數(shù)據(jù)(1)  點擊圖10.24中的編程器件圖標(biāo),當(dāng)SOF文件下載完成時,SignalTap 窗口中的Instance區(qū)域?qū)@示Ready to acquire,如圖10.25所示     (2)  點擊Run Analysis按鈕啟動ELA,Instance區(qū)將顯示Acquisiton in progress,如圖10.26所示此時ELA已經(jīng)被啟動并等待觸發(fā)事件的發(fā)生     (3)  按下Nios開發(fā)板上的SW0按鍵,觸發(fā)Nios處理器上的軟件開始DMA傳輸,同時觸發(fā)ELA開始采集數(shù)

41、據(jù)當(dāng)DMA傳輸開始時,SignalTap ELA將捕獲數(shù)據(jù)并在SignalTap 窗口的Data標(biāo)簽頁中顯示更新波形,如圖10.27所示    (4)  在Data標(biāo)簽頁的波形顯示區(qū)域中,點擊鼠標(biāo)左鍵放大波形,點擊鼠標(biāo)右鍵壓縮波形顯示我們可以放大波形,仔細(xì)觀察從SDRAM讀數(shù)據(jù)寫入片上存儲器時序如圖10.28所示,從SDRAM_DQ端口讀出的數(shù)據(jù)在片上存儲器寫信號write為高電平期間出現(xiàn)在片上存儲器寫數(shù)據(jù)writedata端口10.3在DSP Builder中使用SignalTap 邏輯分析儀本節(jié)將介紹如何在DSP Builder系統(tǒng)設(shè)計中建立并執(zhí)行S

42、ignalTap 嵌入式邏輯分析儀同樣,本節(jié)也通過一個設(shè)計實例說明如何使用SignalTap ELA分析DSP Builder設(shè)計的內(nèi)部信號該設(shè)計實例模型文件在安裝DSP Builder軟件時被安裝在如圖10.29所示的目錄中,設(shè)計文件名為switch_contro1.mdl,是一個簡單的開關(guān)控制器該設(shè)計實例可以在Altera提供的DSP開發(fā)板上驗證通過,如Stratix EPlS25 DSP開發(fā)板APEX DSP開發(fā)板(初級版)和APEX DSP開發(fā)板(專業(yè)級版)注意:DSP Builder僅支持對應(yīng)Altera DSP開發(fā)板的SignalTap 嵌入式邏輯分析儀應(yīng)用  1.打開設(shè)

43、計實例  在Matlab軟件的Simulink環(huán)境下,打開一個設(shè)計實例,例如圖10.29中所示的初級版(starter)目錄下original_design子目錄中的switch_contro1.mdl文件,如圖10.30所示該設(shè)計實例完成由用戶開關(guān)和8位加計數(shù)器控制DSt開發(fā)板上一個LED的亮和滅的功能設(shè)計中包括一個8位加計數(shù)器模塊和一個比較器模塊四個用戶開關(guān)兩個與門和一個三輸入或門比較器和與門輸出作為或門輸入,或門的輸出連接DSP開發(fā)板上的一個LED本節(jié)學(xué)習(xí)使用SignalTap 嵌入式邏輯分析儀捕獲兩個與門的輸出信號以及DSP開發(fā)板上引入Altera器件的加計數(shù)器信號邏輯分析儀在Matlab軟件中顯示捕獲的信號波形  2.指定分析結(jié)點    為了使用SignalTap 邏輯分析儀分析信號,必須在信號上加入SignalTap Node模塊依據(jù)下面的步驟,在圖10.30的設(shè)計中,分別在與門輸出和加計數(shù)器輸出線上加入Node模塊:(1)  在Simulink Library Browser界面中選擇Altera DSP Builder下面的AltLab庫(2)  拖動Node模塊到目標(biāo)信號線上,simulink軟件會自動連接Node模塊(3)  修改Node模塊下