基于D觸發(fā)器的四位格雷碼加1計(jì)數(shù)器的設(shè)計(jì)_第1頁
基于D觸發(fā)器的四位格雷碼加1計(jì)數(shù)器的設(shè)計(jì)_第2頁
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1、大作業(yè)4-基于D觸發(fā)器的四位格雷碼加1計(jì)數(shù)器的設(shè)計(jì)一、狀態(tài)圖Q4Q3Q2Q10000011000100011000111010111010101001100111110111010100111101000 Q4Q3Q2Q100011110000001110011010000010011010011111000110010010111101001100110011110101011 Q4(t+1)Q3(t+1)Q2(t+1)Q1(t+1)化簡得到：Q4(t+1)= Q4Q1+Q4Q2+Q3Q3(t+1)= Q2+Q3Q1+Q3Q2(t+1)=Q2+Q1+Q4Q3Q1Q1(t+1)= +Q3Q2+

2、Q4Q3+Q4Q2根據(jù)D觸發(fā)器的特性方程Q（t+1）=D，可得4個激勵方程得D4=Q4 +Q3D3=Q2+Q3D2= Q2+Q1(Q4Q3)D1=(Q3Q2)+Q4(Q3Q2)=Q4(Q3Q2)二、仿真1、原理圖2、編譯原理圖3、波形仿真4、波形編譯5、設(shè)定I/O6、生成邏輯符號三、增加異步清零和計(jì)數(shù)使能增加兩個輸入端，clr和EN，為1時兩個端口有效。四、代碼module A(cp,state); parameter S0=4'b0000,S1=4'b0001,S2=4'b0011,S3=4'b0010,S4=4'b0110, S5=4'b01

3、11,S6=4'b0101,S7=4'b0100,S8=4'b1100,S9=4'b1000; input cp; output 4:1state; reg 4:1state; always(posedge cp) case(state) S0: state<=S1; S1: state<=S2; S2: state<=S3; S3: state<=S4; S4: state<=S5; S5: state<=S6; S6: state<=S7; S7: state<=S8; S8: state<=S9; S9: state<=S0; default state<=S0; endcase endmodule五、總結(jié) D 型觸發(fā)器的輸入輸出關(guān)系簡單明了，通過狀態(tài)圖等畫出卡諾圖，得到輸入輸出關(guān)系是多位寄存器的基本結(jié)構(gòu)。HDL考慮現(xiàn)態(tài)和次態(tài)的關(guān)系。通過這次大

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