數(shù)字電路第四章

1、4-1 第4章 組合邏輯電路 4-2數(shù) 字 系 統(tǒng)邏 輯 電 路時(shí)序邏輯電路4-3組合邏輯電路的特點(diǎn) 結(jié)構(gòu)特點(diǎn)：基本上由門電路組成；只有從輸入端到輸出端的直接通路，而沒有從輸出端到輸入端的反饋回路；電路中不包含具有記憶功能的存儲(chǔ)元件 邏輯特點(diǎn)：任何時(shí)刻電路的輸出僅僅取決于該時(shí)刻的輸入信號(hào)，而與這一時(shí)刻輸入信號(hào)作用之前電路原來所處的狀態(tài)無關(guān) 4-4組合邏輯電路的一般框圖描述 組 合 邏輯 電 路x1x2xnZ1Z2ZnZ1f1 (x1，x2, xn)Z2f2 (x1，x2, xn)Znfn (x1，x2, xn)4-5 4.1 組合邏輯電路分析 分析目的 根據(jù)給定邏輯電路，找出該電路的邏輯功能

2、組合邏輯電路分析是建立在邏輯代數(shù)基礎(chǔ)上的，大部分分析步驟與邏輯函數(shù)的運(yùn)算、化簡(jiǎn)和變換有關(guān) 常見的典型組合邏輯電路有：編碼器、譯碼器、數(shù)據(jù)選擇/分配器、全加器、數(shù)值比較器、奇偶產(chǎn)生/校驗(yàn)器等4-6 4.1 組合邏輯電路分析 組合邏輯電路分析的一般步驟邏 輯 圖 逐級(jí)寫出輸出表達(dá)式化簡(jiǎn)和變換列真值表概括電路邏輯功能4-7組合邏輯電路分析例ABABA BBABABABABABAF)(ABF11 1 1 1(真值表略)異或邏輯 4.1 組合邏輯電路分析 4-8組合邏輯電路分析例 &ABF11ABABA BBAABBAABF(真值表略)同或邏輯4.1 組合邏輯電路分析 4-9 4.1.1 全加器 做一次

3、加法運(yùn)算加法運(yùn)算規(guī)律：1 1 0 11 0 0 1+)1 0 1 1 01 0 0 1 加數(shù)和進(jìn)位逢二進(jìn)一 各位相加時(shí)實(shí)際上是兩個(gè)加數(shù)和低位來的進(jìn)位三個(gè)數(shù)相加 各位加法運(yùn)算產(chǎn)生的結(jié)果都是本位和和向高位的進(jìn)位4-10 4.1.1 全加器 半加運(yùn)算和半加器 兩個(gè)加數(shù)和低位來的進(jìn)位相加求和的運(yùn)算，稱為全加運(yùn)算。 僅僅是兩個(gè)加數(shù)相加求和，不考慮低位進(jìn)位，稱為半加運(yùn)算。半加運(yùn)算產(chǎn)生“半加和”和“半加進(jìn)位”，半加運(yùn)算是一種過渡性的不完整加法運(yùn)算。能完成半加運(yùn)算的電路稱為半加器4-11半加器A BSCO0000011010101101 列出半加運(yùn)算的真值表，進(jìn)而得出半加器的邏輯函數(shù)表達(dá)式和邏輯圖BABABA

4、SABCO &=1ABSCOABSCO半加器邏輯符號(hào) 4.1.1 全加器 4-12全加器 全加器的真值表CIi-1AiBiSiCOi0000000110010100110110010101011100111111全加器的表達(dá)式一位全加器的邏輯符號(hào)CICO1iiiiCIBAS1111)()(iiiiiiiiiiiiiiiiiCIBCIABACIBABACIBABACO 4.1.1 全加器 4-13用半加器構(gòu)成全加器1ABCA BAB(A B)CA B C AB+(A B)CCBAFBCACABHFH 4.1.1 全加器 4-14逐位進(jìn)位全加器B1A1F1CICOB2A2F2CICOB3A3F3C

5、ICOCIB0A0F0CO 四個(gè)一位全加器構(gòu)成4位逐位進(jìn)位加法器，由于逐級(jí)運(yùn)算需要消耗許多時(shí)間，因此運(yùn)算速度較慢，實(shí)用的全加器是超前進(jìn)位全加器 4.1.1 全加器 4-15超前進(jìn)位全加器 在超前進(jìn)位全加器中，只需經(jīng)歷較少級(jí)數(shù)門的延遲時(shí)間獲得各位的進(jìn)位信號(hào)，幾乎同時(shí)完成全加，輸出全加和和向更高位的進(jìn)位信號(hào)。 常用的中規(guī)模超前進(jìn)位全加器集成電路有：CT54/74283,CT54S/74283,CT54LS/74LS283,CC4008等030303PQCICO4位全加器邏輯符號(hào) 4.1.1 全加器 4-16&1111B4 A3A4B3 A2B2A1B1CI1&111CO4F4F3F2F1Y3X3Y

6、4X4Y2Y1X2X1& & & &1111111=1=1=1=14位超前進(jìn)位全加器CT54/74283邏輯圖4-17超前進(jìn)位全加器F1=X1 Y1= A1 B1 CI1X1=A1B1( A1 + B1) = A1 B1Y1=CI1X2=A2B2( A2 + B2) = A2 B2Y2=A1B1CI1+A1 + B1 =( A1+B1 ) (A1B1 + CI1 ) = A1B1 + ( A1+B1 ) CI1 = CO1 = CI2同理可得：X3、Y3 、X4、Y4 進(jìn)而得出：F3、 F4和CO4最終寫出全加器的各位全加和F1 F4 、向高位的進(jìn)位CO1 CO4(向更高位的進(jìn)位)F2=X2

7、Y2= A2 B2 CI2 4.1.1 全加器 4-18 4.1.2 編碼器 賦予每個(gè)二元碼序列一個(gè)固定的含義，稱為編碼。能夠?qū)崿F(xiàn)編碼操作的電路稱為編碼器。編碼器的作用是將一系列信號(hào)狀態(tài)轉(zhuǎn)換成二進(jìn)制代碼 如果需要編碼的信息量是N，二進(jìn)制代碼的碼長是 n 位，則應(yīng)滿足關(guān)系： 2n N 2n1 常見的編碼器有二進(jìn)制編碼器和二十進(jìn)制（BCD）編碼器4-19 4.1.2 編碼器 VCC&ABCD1kW90123456789一個(gè)BCD編碼器 當(dāng)開關(guān)切換時(shí)，可能出現(xiàn)有兩個(gè)輸入同時(shí)要求編碼，編碼器將輸出錯(cuò)碼。11114-20優(yōu)先編碼器（HPRI/BIN） 優(yōu)先編碼器能首先對(duì)輸入進(jìn)行優(yōu)先排序，僅僅對(duì)優(yōu)先級(jí)別最

8、高的輸入編碼，而對(duì)其它輸入不作任何響應(yīng)。（以下介紹的優(yōu)先編碼器是以輸入端的下標(biāo)編號(hào)數(shù)值最大的優(yōu)先級(jí)別最高） 常用中規(guī)模的優(yōu)先編碼器有：8線3線優(yōu)先編碼器CT54/74148、 CT54LS/74LS148、CC4532，10線4線優(yōu)先編碼器CT54/74147、 CT54LS/74LS147、CC40147等 4.1.2 編碼器 4-21111111111111& & & &1111IN0(10)IN1(11) IN2(12) IN3(13) IN4(1)IN5(2)IN6(3)IN7(4) ST(5)YS(15)YEX(14)Y0(9)Y1(7)Y2(6)18線3線優(yōu)先編碼器邏輯圖CT54/

9、741484-22優(yōu)先編碼器 CT54/74148IN0IN 7 編碼輸入端 ;低電平輸入有效Y0Y2 編碼輸出端 ;反碼輸出ST 選通輸入端 ;低電平有效, 當(dāng)ST0 時(shí)本片可編碼， 當(dāng)ST1時(shí)本片不編碼YS 選通輸出端 ;當(dāng)本片編碼時(shí) YS 1 當(dāng)本片不編碼時(shí) YS 0 送低位片作為選通信號(hào)YEX 擴(kuò)展輸出端 ;當(dāng)多片擴(kuò)展使用時(shí)，作 為擴(kuò)展輸出代碼的最高 位，YEX1時(shí)表示本片 不編碼，輸出代碼全1 4.1.2 編碼器 4-23輸 入輸 出STIN0IN1IN2IN3IN4IN5IN6IN7Y0Y1Y2YEXYS111111011111111111100000001001001010011

10、010010011101101001111100010011111101010011111111001001111111111018線3線優(yōu)先編碼器CT54/74148真值表 4.1.2 編碼器 4-248線3線優(yōu)先編碼器邏輯符號(hào)0/Z101/Z112/Z123/Z134/Z145/Z156/Z167/Z17V18ENa1a2a3a1011121314151617118 aHPRI/BININ0IN1IN2IN3IN4IN5IN6IN7Y0YEXY2Y1STYS關(guān)聯(lián)標(biāo)注法關(guān)聯(lián)標(biāo)注法（見教材附錄三： 二進(jìn)制邏輯單元圖形符號(hào)說明452頁）Vm 或關(guān)聯(lián)Zm 互連關(guān)聯(lián)ENm 使能關(guān)聯(lián) 4.1.2 編碼

11、器 4-25優(yōu)先編碼器擴(kuò)展應(yīng)用用8線3線擴(kuò)展為16線4線優(yōu)先編碼器STHPRI/BIN(高位片)0 1 2 3 4 5 6 7 ENYSY0Y1Y2YEXHPRI/BIN(低位片)0 1 2 3 4 5 6 7 ENYSY0Y1Y2YEX&ST0 7 8 15 Y0Y1Y2Y3YEX 4.1.2 編碼器 4-26 4.1.3 譯碼器 譯碼是編碼的逆過程，即將編碼時(shí)賦予每個(gè)二進(jìn)制代碼原來的含義“翻譯”出來，在相應(yīng)的輸出端以事先規(guī)定的電平輸出 常見的譯碼器有：二進(jìn)制譯碼器(變量譯碼器)、二十進(jìn)制譯碼器、顯示譯碼器等 常用中規(guī)模集成譯碼器有：雙2線4線譯碼器CT54S/74S139、 CT54LS/

12、74LS139、3線8線譯碼器CT54S/74S138、 CT54LS/74LS138、 CC74HC138，4線16線譯碼器CT54/74154、 CT54LS/74LS154、CC74HC154， 4線10線譯碼器CT54/7442、 CT54S/74S42、 CT54LS/74LS42等 4-27 4.1.3 譯碼器 2線4線譯碼器(BIN/OCT)&11111Y0Y1Y2Y3STA0A1（CT54/74139）212線4線譯碼器邏輯圖STAAY010STAAY011STAAY012STAAY0134-282線4線譯碼器（CT54/74139）21STA1A0Y3Y2Y1Y0111110

13、0011100011101010101101101112線4線譯碼器真值表EN012312BIN/OCTY0Y2Y1STA0Y3A12線4線譯碼器邏輯符號(hào)A0 A1 地址輸入端Y0 Y3 譯碼輸出端ST 選通輸入端4.1.3 譯碼器 4-292線4線譯碼器擴(kuò)展應(yīng)用A0A1ENBIN/OCTY0Y2Y1STY3 3 2 1 0 1 2ENBIN/OCTY0Y2Y1STY3 3 2 1 0 1 2A212線4線譯碼器擴(kuò)展構(gòu)成3線8線譯碼器4.1.3 譯碼器 4-303線8線譯碼器(BIN/OCT)CT54/741383線8線譯碼器邏輯符號(hào)EN0123124BIN/OCTY0Y2Y1STBA0Y3A

14、14567Y4Y5Y6Y7A2STCSTA&A0 A2 地址輸入端Y0 Y7 譯碼輸出端STASTB 選通輸入端STC ； STA 1 STB STC 0時(shí) 譯碼4.1.3 譯碼器 4-313線8線譯碼器CT54/74138STASTB+STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y71 111111110 11111111100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111103線8線譯碼器CT54/74138真值表4.1.3 譯碼器 4-

15、324線10線譯碼器(BCD/DEC)CT54/7442A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011100011111111011001111111111010111111111111111111111114線10線譯碼器CT54/7442真值表4.1.3 譯碼器 4-334線10線譯碼器擴(kuò)展應(yīng)用0 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9B

16、CD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 8BIN/OCT0 1 2 31 2ENDA0A1A2A3A4Y31Y24Y23Y16Y15Y8Y7Y0用BIN/OCT和BCD/DEC擴(kuò)展構(gòu)成的5線32線譯碼器4.1.3 譯碼器 4-34顯示譯碼器 對(duì)二進(jìn)制代碼譯碼，并驅(qū)動(dòng)顯示器件，用人們熟悉的十進(jìn)制數(shù)碼顯示出來的電路稱為顯示譯碼器。由于顯示器件的顯示方式各不相同，其譯碼電路也不盡相同 最常見的顯示器件是七段數(shù)碼顯示器如：發(fā)光二極管(LED)數(shù)碼管、液晶數(shù)碼顯示器(LCD)、熒光數(shù)碼管等4.1.3 譯碼器 4-35七段LED數(shù)

17、碼管abcdegfa b c d e f ga b c d e f g共陽連接共陰連接4.1.3 譯碼器 4-36七段LED顯示器的驅(qū)動(dòng)A3A2A1A0abcdefg00001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111011驅(qū)動(dòng)共陰連接七段LED顯示器4.1.3 譯碼器 4-37七段LED顯示器的驅(qū)動(dòng)A3A2A1A0abcdefg00000000001000110011110010001001000110000110010010011

18、000101010010001100100000011100011111000000000010010000100驅(qū)動(dòng)共陽連接七段LED顯示器4.1.3 譯碼器 4-38七段顯示譯碼器(BIN/7.SEG)CT54/7448BIN/7.SEGabcdefgA0A1A2A3&1BIRBOLTRBI七段顯示譯碼器邏輯符號(hào)A0A3 BCD碼輸入 a,b,c,d,e,f,g 譯碼輸出 ;驅(qū)動(dòng)共陰連接LEDLT 燈測(cè)試輸入 ; LT0 時(shí)，七段全亮RBI 滅零輸入 ; RBI0, A0A30000 時(shí)滅零（七段全滅）BIRBO 消隱輸入滅零輸出 ; BI0時(shí)，七段全滅 滅零時(shí)，RBO04.1.3 譯碼器

19、 4-39數(shù)碼譯碼顯示電路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振蕩5V4.1.3 譯碼器 4-40數(shù)碼譯碼顯示電路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振蕩5VA3 A2 A1 A00 0 0 04.1.3 譯碼器 4-41數(shù)碼譯碼顯示電路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振蕩5VA3 A2 A1 A00 0 0 04.1.3 譯碼器 4-42 4.1.3 譯碼器 數(shù)碼譯碼顯示電路RBIBIRBOLTa gRBIBIRBOLTa gRBIB

20、IRBOLTa g111LT振蕩5VA3 A2 A1 A00 0 0 0A3 A2 A1 A00 0 0 04-43數(shù)碼譯碼顯示電路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振蕩5VA3 A2 A1 A00 0 0 0A3 A2 A1 A00 0 0 04.1.3 譯碼器 4-44數(shù)碼譯碼顯示電路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振蕩5V4.1.3 譯碼器 4-45 4.1.4 數(shù)據(jù)選擇分配器 按 n 位地址碼從2n路輸入數(shù)據(jù)通道中選擇一個(gè)數(shù)據(jù)傳送到輸出端上的電路稱為數(shù)據(jù)選擇器(MUX)；按 n

21、 位地址碼將一路輸入數(shù)據(jù)分送到2n個(gè)數(shù)據(jù)輸出端上的電路稱為數(shù)據(jù)分配器(DMUX)。數(shù)據(jù)選擇器和數(shù)據(jù)分配器聯(lián)用可實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送D0D1D2D2n1D0D1D2D2n1An1 A1 A0MUXDMUX4-46 4.1.4 數(shù)據(jù)選擇/分配器雙4選1數(shù)據(jù)選擇器CC451211111111TG1TG2TG3TG4TG5TG611TGTGA0A1D11D10D12D13ST1Y14-47雙4選1數(shù)據(jù)選擇器 CC4512ST1 (ST2)A1A0Y1Y2100000D10D20001D11D21010D12D22011D13D23雙4選1數(shù)據(jù)選擇器真值表 根據(jù)分析可以列出雙4選1數(shù)據(jù)選擇器的真值表，

22、寫出函數(shù)表達(dá)式： 時(shí)iiiDmDAADAADAADAAY13013011201110110011ST10A0D0D1D2D301A1G03STENMUXY1Y20123雙4選1數(shù)據(jù)選擇器邏輯圖21 4.1.4 數(shù)據(jù)選擇/分配器4-48 數(shù)據(jù)選擇器iiiDmYn120 2n選1數(shù)據(jù)選擇器的一般表達(dá)式為 8選1數(shù)據(jù)選擇器CT54/74151的表達(dá)式為70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAAD

23、AAAW 4.1.4 數(shù)據(jù)選擇/分配器4-498選1數(shù)據(jù)選擇器STA2A1A0YW1 000000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D78選1數(shù)據(jù)選擇器真值表8選1數(shù)據(jù)選擇器邏輯符號(hào)0123456702MUXD0D1D2D3D4D5D6D7A0A1A2STG07YWEN 4.1.4 數(shù)據(jù)選擇/分配器4-508選1數(shù)據(jù)選擇器擴(kuò)展應(yīng)用一A0A1A20 7 02MUXD0D7G07YEN0 7 02MUXD8D15G07YEN0 7 02MUXD16D23G07YEN0 7 02MUXD24D31G07YEN01G03

24、0 1 2 3 ENMUXYA3A48選1擴(kuò)展成32選1數(shù)據(jù)選擇器 4.1.4 數(shù)據(jù)選擇/分配器4-518選1數(shù)據(jù)選擇器擴(kuò)展應(yīng)用二8選1擴(kuò)展成32選1數(shù)據(jù)選擇器的另一種結(jié)構(gòu)A4A0A1A20 7 02MUXD0D7G07YEN0 7 02MUXD8D15G07YEN0 7 02MUXD16D23G07YEN0 7 02MUXD24D31G07YENYA30 1 2 3 ENBIN/OCT211 4.1.4 數(shù)據(jù)選擇/分配器4-52數(shù)據(jù)分配器1分4數(shù)據(jù)分配器邏輯符號(hào)EN012301DMUXY0Y2Y1DA0Y3A1G03 數(shù)據(jù)分配器實(shí)際上就是譯碼器，區(qū)別僅在于譯碼器中EN端的作用是選通控制，而在

25、數(shù)據(jù)分配器中則是作為數(shù)據(jù)輸入端，因此凡是需要使用數(shù)據(jù)分配器時(shí)，都采用譯碼器，所以集成電路產(chǎn)品手冊(cè)上根本找不到數(shù)據(jù)分配器 4.1.4 數(shù)據(jù)選擇/分配器4-534線10線譯碼器擴(kuò)展應(yīng)用0 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 8BIN/OCT0 1 2 31 2ENDA0A1A2A3A4Y31Y24Y23Y16Y15Y8Y7Y0用BIN/OCT和BCD/DEC擴(kuò)展構(gòu)成的5線32線譯碼器 4.1.4 數(shù)據(jù)選擇/分配器4-54 4.1.5 數(shù)值比較器 具有比較兩個(gè)

26、數(shù)字?jǐn)?shù)值的大小或判斷是否相等的電路稱為數(shù)值比較器。輸 入輸 出ABABA=BAB000100100110100110101位數(shù)值比較器真值表0303PQPQPQCOMPPQA0A1A2A3B0B1B2B3ABABABFPQ FPQFPQ4位數(shù)值比較器邏輯圖4-55 4.1.5 數(shù)值比較器 4位數(shù)值比較器真值表輸 入輸 出A3 B3A2 B2A1 B1A0 B0AB ABABF ABF A=BF ABA3B3 100A3B3 001A3B3A2B2 100A3B3A2B2 001A3B3A2B2A1B1 100A3B3A2B2A1B1 001A3B3A2B2A1B1A0B0100A3B3A2B2

27、A1B1A0B0001A3B3A2B2A1B1A0B0100100A3B3A2B2A1B1A0B0010010A3B3A2B2A1B1A0B00010014-560 3 PQ PQ PQCOMP（低位片）PQB1B2B3A0A1A2A3B0FPQ FPQ FPQ0 30 3 PQ PQ PQCOMP（高位片）PQB5B6B7A4A5A6A7B40 30 14位數(shù)值比較器擴(kuò)展構(gòu)成8位數(shù)值比較器數(shù)值比較器擴(kuò)展應(yīng)用 高位片有比較結(jié)果，由高位片輸出 高4位相等時(shí)，由低位片比較，高位片根據(jù)低位片比較結(jié)果(、)決定比較結(jié)果，由高位片輸出 4.1.5 數(shù)值比較器 4-57 4.1.6 奇偶產(chǎn)生/校驗(yàn)電路 由

28、于干擾和噪聲的客觀存在，數(shù)據(jù)在傳輸中誤碼是必然的，誤碼將引起數(shù)字系統(tǒng)錯(cuò)誤操作。但是，可以采取措施發(fā)現(xiàn)和糾正誤碼。能夠檢查出誤碼的碼型稱為糾錯(cuò)碼 奇偶校驗(yàn)碼具有檢測(cè)一位誤碼的能力，它由信息位及其后加一位校驗(yàn)位組成，用檢測(cè)奇偶校驗(yàn)碼傳輸前、后碼組中1(或0) 碼元個(gè)數(shù)的奇偶性來檢測(cè)誤碼，但它不能確定那一位出錯(cuò)，因而不能糾錯(cuò) 奇校驗(yàn)位和偶校驗(yàn)位的值與信息位中1的個(gè)數(shù)的奇偶性和電路結(jié)構(gòu)有關(guān)4-58 4.1.6 奇偶產(chǎn)生/校驗(yàn)電路 輸 入輸 出AH中1的數(shù)目EVENODDF EVF OD偶數(shù)1010偶數(shù)0101奇數(shù)1001奇數(shù)0110110000119位奇偶產(chǎn)生/校驗(yàn)器真值表ABCDEFGHG3 (EV

29、EN)G4 (ODD)2kEVENODD3434F EVF OD9位奇偶產(chǎn)生/校驗(yàn)器CT54/74180邏輯符號(hào)AH中有偶數(shù)個(gè)1時(shí)，F(xiàn)EV =ODD, FOD =EVENAH中有奇數(shù)個(gè)1時(shí)，F(xiàn)EV = EVEN, FOD = ODD4-59奇偶產(chǎn)生/校驗(yàn)器應(yīng)用2k+12k+1ABCDEFGHABCDEFGHODDODDEVENEVEN1D0.D7D0.D71FODFODFEV 4.1.6 奇偶產(chǎn)生/校驗(yàn)電路 4-604.2 組合邏輯電路設(shè)計(jì) 組合邏輯電路設(shè)計(jì)是組合邏輯電路分析的逆過程。根據(jù)給定的邏輯功能，設(shè)計(jì)出能夠?qū)崿F(xiàn)這些功能的邏輯電路。 設(shè)計(jì)組合邏輯電路時(shí)可供選用的數(shù)字電路器件有：小規(guī)模集成

30、門電路（SSI）、中規(guī)模數(shù)字集成電路（MSI）、存儲(chǔ)器（ROM）、可編程邏輯器件（PLD） 本章中只討論用SSI和MSI器件設(shè)計(jì)組合邏輯電路的方法4-614.2.1 采用小規(guī)模集成器件的 組合邏輯電路設(shè)計(jì) 采用小規(guī)模集成器件設(shè)計(jì)組合邏輯電路是一種傳統(tǒng)的、規(guī)范的、經(jīng)典的方法 設(shè)計(jì)時(shí)應(yīng)從經(jīng)濟(jì)指標(biāo)、工作速度、功耗等方面綜合考慮，以期得到所謂“最小化”電路?！白钚』彪娐凡灰欢ㄊ恰白罴鸦彪娐?，只是為滿足工程需要而提出的，要求設(shè)計(jì)時(shí)電路使用器件的種類和數(shù)目盡可能少；器件間的連線盡可能簡(jiǎn)單，門電路級(jí)數(shù)盡可能少；從而達(dá)到滿足工作速度要求、減少功耗、提高可靠性的目的4-624.2.1 采用SSI的組合邏輯電

31、路設(shè)計(jì) 采用SSI設(shè)計(jì)組合邏輯電路的一般步驟 v分析設(shè)計(jì)要求 ;要求詳盡 設(shè)計(jì)從文字描述出發(fā)，最終得到滿足功能要求的邏輯圖，其中每一個(gè)步驟也應(yīng)當(dāng)符合邏輯解釋v列寫真值表 ;強(qiáng)調(diào)正確v寫出邏輯函數(shù)表達(dá)式v化簡(jiǎn)、變換表達(dá)式 ;力求簡(jiǎn)潔v畫出邏輯圖v實(shí)驗(yàn)驗(yàn)證或仿真4-63采用SSI設(shè)計(jì)組合邏輯電路例 例1 設(shè)計(jì)一個(gè)三人提案表決電路解 (1)分析題意： 當(dāng)兩人或兩人以上同意提案時(shí)， 提案可獲得通過 設(shè)三人分別是 A、B、C， 同意提案為1，不同意提案為0， 設(shè)提案是P， 提案通過為1，不通過為0 4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-64 (2)列寫真值表ABCP0000001001000111

32、1000101111011111(3)寫出邏輯函數(shù)表達(dá)式CBACBACBACBAP4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-65 (4)化簡(jiǎn)和變換表達(dá)式 00100111CAB00 01 11 100 1ACBCABACBCABACBCABP (5)畫出邏輯圖 &ABCF4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-66 進(jìn)一步對(duì)表達(dá)式進(jìn)行變換CBCABACBCABACBCABACBCABACBBCABCCBAACBCABP)()()()()()(或非或非表達(dá)式與或非表達(dá)式對(duì)應(yīng)可以用或非門和與或非門實(shí)現(xiàn)A+BC(A+B)(A+C)4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-67 111ABCF

33、1用與非門實(shí)現(xiàn)用與或非門實(shí)現(xiàn) 從本例可見，一個(gè)設(shè)計(jì)任務(wù)可以有多種實(shí)現(xiàn)方案，從而得到不同的組合邏輯電路，究竟采用什么方法，需根據(jù)具體情況而定 &11ABCF&114.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-68 例2 用與非門實(shí)現(xiàn)邏輯函數(shù))14,13,12,11,10, 9 , 8 , 7 , 6 , 5 , 4(),(mDCBAF11111111111CDAB 00 01 11 1000 01 11 10解用卡諾圖對(duì)函數(shù)進(jìn)行化簡(jiǎn)，得DACBBABAF4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-69 DACBBABADACBBABADACBBABAF經(jīng)變換可得到與非與非表達(dá)式 從變換后的表達(dá)式可

34、見，需要5個(gè)與非門才能實(shí)現(xiàn)該函數(shù)，而且輸入變量中有原變量，還有反變量，該如何處理這些反變量？ 輸入端添加非門求反，則共需要9個(gè)門 尋求新的途徑 再變換表達(dá)式&ABBACDF&ABCDF11114.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-70 ACBBDAACBBDACABDBADACBBABAF)()(需5個(gè)與非門實(shí)現(xiàn),但無反變量&ABCDF再經(jīng)變換得到又一種與非與非表達(dá)式4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-71再經(jīng)變換還可得到另一種與非與非表達(dá)式ABCDBABCDAACDBBCDADCABDCBACADBDACBBABADACBBABAF)()(僅需用4個(gè)與非門實(shí)現(xiàn) 這里將尾部因子用

35、所謂“尾部替代因子”替代，從而減少了使用的門的數(shù)量ABCDABCDAABCDA)(ABCDBACDBBACDB)(4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-72DABCF&可以說得到了一個(gè)最小化電路4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-73 例3 用或非門實(shí)現(xiàn)邏輯函數(shù))15,13,12,11, 7 , 5 , 0(),(mDCBAF111111111CDAB 00 01 11 1000 01 11 10解)14,10, 9 , 8 , 6 , 4 , 3 , 2 , 1 (),(mDCBAF求原函數(shù)的對(duì)偶函數(shù)的與非與非表達(dá)式) 1 , 5 , 6 , 7 , 9 ,11,12,13,1

36、4(),(mDCBAF最小項(xiàng)表達(dá)式的對(duì)偶函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式的獲得方法4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-74 ABDADCDABABDBCCDDABDADCDABABDBCCDDDBACDABADBCCDDDBADBCCABDABBCADCDBADABBCADCFDBADADCBADBACBDCDFF)(用七個(gè)或非門可以實(shí)現(xiàn)該邏輯函數(shù)(邏輯圖略)寫出對(duì)偶函數(shù)的最簡(jiǎn)與或表達(dá)式并化簡(jiǎn)、變換最后得到原函數(shù)的或非或非表達(dá)式4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-75 例4 用與門和異或門實(shí)現(xiàn)邏輯函數(shù))13,12,11, 9 , 8 , 7 , 6 , 1 , 0(),(mDCBAF111

37、111111CDAB 00 01 11 1000 01 11 10解 求函數(shù)F的最簡(jiǎn)異或表達(dá)式當(dāng)AB=0時(shí)：A+B= AB (AB) = AB 若卡諾圖中的兩個(gè)圈不重疊則這兩個(gè)圈對(duì)應(yīng)的乘積項(xiàng)之積必定為0于是可以從函數(shù)的積之和表達(dá)式寫出異或表達(dá)式4.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-76 ABCDACDABCB1ABCDACDABCBCABCBCACCABBA1ACA)B1(ACDBC)A1()C1)(B1)(A1()C1(ACDBABCACBACACDBABCACBACAF用異或門和與門實(shí)現(xiàn)的邏輯圖11111&ABCDF14.2.1 采用SSI的組合邏輯電路設(shè)計(jì)4-774.2.2 采用中

38、規(guī)模集成器件 實(shí)現(xiàn)組合邏輯函數(shù)采用MSI實(shí)現(xiàn)組合邏輯函數(shù)的特點(diǎn) 器件的名稱僅僅表示其基本邏輯功能，可以擴(kuò)展開發(fā)出更多的應(yīng)用，用MSI設(shè)計(jì)電路可省去許多繁瑣的設(shè)計(jì)過程，減少甚至避免設(shè)計(jì)錯(cuò)誤，改善電路性能 用MSI實(shí)現(xiàn)組合邏輯電路的基本方法是對(duì)比法，將待實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式與選用MSI器件的表達(dá)式進(jìn)行對(duì)比4-784.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)采用MSI實(shí)現(xiàn)組合邏輯函數(shù)的方法v將待實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式進(jìn)行變換，盡可能使其變換成與MSI器件的表達(dá)式完全相同的形式或類似的形式v將它們的表達(dá)式進(jìn)行對(duì)比，若兩者完全一致，則使用這種器件最為簡(jiǎn)便；若兩者僅僅部分相同則需根據(jù)具體情況適當(dāng)處理：器件有多余輸

39、入端時(shí)可空閑不用，器件容量不足時(shí)需要擴(kuò)展后再應(yīng)用v數(shù)據(jù)選擇器常用于實(shí)現(xiàn)單輸出邏輯函數(shù)，譯碼器則多用于實(shí)現(xiàn)多輸出邏輯函數(shù)4-79用MUX實(shí)現(xiàn)組合邏輯函數(shù) 對(duì)比后不難發(fā)現(xiàn)它們的共同之處。顯然，用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)比較方便 用具有n個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)m變量組合邏輯函數(shù)時(shí)，可能有三種情況： n m， n m, 和n m ，以下舉例分別進(jìn)行討論MUX的邏輯函數(shù)表達(dá)式是iiiDmYn120任意組合邏輯函數(shù)的表達(dá)式可以寫成120niiimaF4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-80當(dāng) nm 時(shí)的設(shè)計(jì)例1 用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)CBCABAF解實(shí)際做對(duì)比時(shí)，往往并不需要對(duì)比表達(dá)式，

40、而是將MUX和函數(shù)的卡諾圖進(jìn)行比對(duì)，一般步驟是：確定數(shù)據(jù)選擇器的全部地址輸入端和函數(shù)的全部變量的對(duì)應(yīng)連接關(guān)系數(shù)據(jù)選擇器卡諾圖各方格中的Di與函數(shù)卡諾圖各方格的值（0或1）按位置對(duì)應(yīng)相等按照對(duì)比結(jié)果完成邏輯圖4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-8101111101CAB00 01 11 100 1D0D2D6D4D1D3D7D5A0A2 A100 01 11 100 1比較的結(jié)果是： A2=A、 A1=B、 A0=C D0 =0， D1 =1， D2 =1， D3 =1 D4 =1， D5 =1， D6 =1， D7 =0這就是說，將輸入變量加到地址端，MUX的數(shù)據(jù)輸入端按函數(shù)卡諾圖中各方

41、格的值對(duì)應(yīng)相連MUX卡諾圖邏輯函數(shù)卡諾圖4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-82A0A1A2G070 1 2 3 4 5 6 7 ENMUXY1ABCSTF畫出邏輯圖從本例的設(shè)計(jì)過程可見，當(dāng)mn時(shí)并不需要將函數(shù)化簡(jiǎn)為最簡(jiǎn)表達(dá)式，只需直接將輸入變量加到地址端，MUX的數(shù)據(jù)輸入端則按卡諾圖中各方格的值（0或1）對(duì)應(yīng)相連4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-834.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)當(dāng) n m時(shí)的設(shè)計(jì) 由于數(shù)據(jù)選擇器地址端的個(gè)數(shù)少于函數(shù)變量個(gè)數(shù)，表面看似無法直接利用器件實(shí)現(xiàn)函數(shù)。但是可以通過以下兩種方法解決，分別予以介紹 擴(kuò)展法以增加器件數(shù)量為前提，利用EN端的作用實(shí)現(xiàn)擴(kuò)展

42、 降維圖法采用“軟”的方法，減少函數(shù)卡諾圖中外圍變量的個(gè)數(shù)，從而使之與數(shù)據(jù)選擇器的地址端的個(gè)數(shù)相對(duì)應(yīng) 4-84當(dāng) n m時(shí)的設(shè)計(jì)例2 用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)(用擴(kuò)展法)14,13,12,11, 9 , 7 , 6 , 5 , 1 (),(mDCBAF0 1 2 3 4 5 6 7MUXA2A1A0G07YEN0 1 2 3 4 5 6 7MUXA2A1A0G07YEN11ABC1DFST4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-854.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)當(dāng) n m時(shí)的設(shè)計(jì)關(guān)于降維圖法卡諾圖擁有的變量個(gè)數(shù)稱為“維”采用一定方法將卡諾圖的某個(gè)（些）變量以子函數(shù)形式作為卡諾圖方格

43、中的值，從而減少了卡諾圖的維數(shù)，稱為“降維”填入方格中的這個(gè)（些）變量稱為記圖變量降維后的卡諾圖方格中除了0和1之外，還有記圖變量的子函數(shù)一個(gè)卡諾圖可以多次被降維以使卡諾圖的變量數(shù)與數(shù)據(jù)選擇器的地址端個(gè)數(shù)相一致，從而進(jìn)一步完成設(shè)計(jì)4-86當(dāng) n m時(shí)的設(shè)計(jì)選擇記圖變量X產(chǎn)生子函數(shù) f = XF+XG ; X就是選定的記圖變量 F 是當(dāng)X0時(shí)卡諾圖對(duì)應(yīng)方格中的值 G是當(dāng)X1時(shí)卡諾圖對(duì)應(yīng)方格中的值獲得降維卡諾圖再次降維比較降維卡諾圖和數(shù)據(jù)選擇器卡諾圖畫出邏輯圖降維圖法的一般步驟4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-87當(dāng) n m時(shí)的設(shè)計(jì)例3 用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)(用降維圖法)15,14,

44、13,10, 9 , 7 , 6(),(mDCBAF記圖變量原則上可以任意選取，一般來說選擇在函數(shù)的最簡(jiǎn)與或表達(dá)式中出現(xiàn)次數(shù)最少的變量作為記圖變量時(shí)，最終可得到較為簡(jiǎn)單的邏輯圖解0000110001101110ABCD 00 01 11 100001111000AA101ABCD 0 100011110選A作為記圖變量的降維圖A0+A0=0A0+A1=AA0+A0=0A0+A1=AA0+A0=0A1+A1=1A1+A1=1A0+A1=A4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-88選D作為記圖變量的降維圖選C作為記圖變量的降維圖DD00D110ABC 00 01 11 1001CCC0C1C0

45、ABD 00 01 11 10010000110001101110ABCD 00 01 11 10000111100010BBIBACD 0 100011110B0+B0=0B0+B0=0B0+B1=BB0+B1=BB0+B0=0B1+B1=1B0+B1=BB1+B1=1選B作為記圖變量的降維圖也可以選B、C、D作為記圖變量降維4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-89 0 1 2 3 4 5 6 7MUXA2A1A0G07YENABC1DSTF將降維卡諾圖與函數(shù)F的卡諾圖進(jìn)行比較，比較的結(jié)果是： A2=A、A1=C、A0=D D0 =0， D1 =0， D2 =B， D3 =B D4 =

46、0， D5 =1， D6 =1， D7 =B據(jù)此畫出邏輯圖，該邏輯圖比教材P141圖4220簡(jiǎn)單4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-90在第一次降維之后，再選B作為記圖變量繼續(xù)降維00AA101ABCD 0 1000111100CD 0 101AA+BBA0A1AG030 1 2 3 ENMUXYBC1DF可以用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)F4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-91例4 用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)(用降維圖法)31,26,23,22,21,20,14,13,12,11, 9 , 3 , 1 , 0(),(mEDCBAF解0001010010101010ABCD 00 0

47、1 11 10000111100011001111001010ABCD 00 01 11 1000011110E = 0E = 100E10EEE1EE01010ABCD 00 01 11 1000011110ABD+EC 00 01 11 10010ED+E DEDE01C (D+E)AB0 1 01CE+C(D+E)CCDE+CDE 最終可用8選1MUX實(shí)現(xiàn)，此時(shí)的子函數(shù)f0 、 f1 、f3已經(jīng)相當(dāng)復(fù)雜，但是還可對(duì)子函數(shù)f0 、 f1 、f3的卡諾圖進(jìn)行降維后用4選1MUX實(shí)現(xiàn)(邏輯圖略見P142）4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-92用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)譯碼器的邏輯函數(shù)表達(dá)

48、式是任意組合邏輯函數(shù)的表達(dá)式可以寫成iimY 121012101210 nnnYYYmmmmmmF 一個(gè)二進(jìn)制譯碼器的輸出包含了全部輸入變量的最小項(xiàng)，常稱為完全譯碼器或變量譯碼器。用 n 變量譯碼器加上輸出門，就能獲得任何形式的輸入變量不大于 n 的組合邏輯函數(shù)，且很容易實(shí)現(xiàn)多輸出函數(shù)4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-93用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)例1 用譯碼器實(shí)現(xiàn)一組多輸出邏輯函數(shù) CABCCAFABCCBBAFACCBBAF321解對(duì)于三變量多輸出邏輯函數(shù)可以選用3線8線譯碼器實(shí)現(xiàn)當(dāng)使能控制端控制條件成立時(shí)01200AAAmY01211AAAmY01222AAAmY01233AAAm

49、Y01244AAAmY01255AAAmY01266AAAmY01277AAAmY4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-94764317676431376210762107621027541754175411431YYYYYmmmmmmmmmmCABCCAFYYYYYmmmmmmmmmmABCCBBAFYYYYmmmmmmmmACCBBAF 寫出多輸出邏輯函數(shù)的最小項(xiàng)表達(dá)式，并做適當(dāng)?shù)淖儞Q 將輸入變量A、B、C分別加到譯碼器的地址輸入端A2、 A1 、 A0 ，用與非門作為F2、F1、F0的輸出門，即可得到用3線8線譯碼器實(shí)現(xiàn)F2、F1、F0的邏輯電路4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)

50、4-95EN0123124BIN/OCTSTBCB4567ASTCSTA&F1F2F314.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-96用全加器實(shí)現(xiàn)組合邏輯函數(shù)030303PQCICODCBAF0F1F2F310030303PQCICODCBAG0G1G2G3011全加器構(gòu)成的兩個(gè)電路F3F2F1F0=ABCD+0011G3G2G1G0=ABCD+(1100+1) 8421BCD碼 余3BCD碼8421BCD碼 余3BCD碼碼制轉(zhuǎn)換電路4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-978421BCD碼加法器030303PQCICOA030303PQCICO1B&和進(jìn)位相加修正判別修正F4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-98 1001 011110000) 0101 0110 1011) 10000 0110 10110) 1011 0110 10001)8421BCD碼相加的兩種情況相加結(jié)果是偽碼相加結(jié)果有進(jìn)位 需修正時(shí)，加6修正后，相加結(jié)果正確得到修正控制信號(hào)F=CO+F3 F2 F1 F0 + F3 F2 F1 F0 + F3 F2 F1 F0 + + F3 F2 F1 F0 + F3 F2 F1 F0 + F3 F2 F1 F0 =CO+ F3 F2 + F3 F1 4.2.1 采用MSI實(shí)現(xiàn)組合邏輯函數(shù)4-