第3章+FPGACPLD結(jié)構(gòu)與應(yīng)用ppt課件

1、EDA 技術(shù)實用教程技術(shù)實用教程第第 3 3 章章 FPGA/CPLD FPGA/CPLD 結(jié)構(gòu)與應(yīng)用結(jié)構(gòu)與應(yīng)用 3.1 概概 述述 基本門基本門 組合電路組合電路 時序電路時序電路 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖3-1 3-1 基本基本PLDPLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 3.1 概概 述述 3.1.1 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程 PROM (Programmable Read Only Memory)PLA (Programmable Logic Array)PAL (Programmable Array Logic)GAL (Generic

2、 Array Logic)EPLDCPLDFPGA3.1 概概 述述 3.1.2 可編程邏輯器件的分類可編程邏輯器件的分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 圖圖3-2 PLD3-2 PLD按集成度分類按集成度分類 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.1 電路符號表示電路符號表示 圖圖3-3 3-3 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照照 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.1 電路符號表示電路符號表示 圖圖3-4 PLD3-4 PLD的互

3、補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖3-5 PLD3-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖圖3-6 PLD3-6 PLD中與陣列中與陣列表示表示 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.1 電路符號表示電路符號表示 圖圖3-7 PLD3-7 PLD中或陣列的表示中或陣列的表示 圖圖3-8 3-8 陣列線連接陣列線連接表示表示 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-9 PROM3-9 PROM基本結(jié)構(gòu)基本結(jié)構(gòu) 地址譯碼器存儲單元陣列0A1A1nA0W1W1pW0F1F1mFnp20111201110110.AAAWAAAWAAAWnnnn3

4、.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-10 PROM3-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp23.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-11 PROM3-11 PROM表達(dá)的表達(dá)的PLDPLD陣列圖陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-12 3-12 用用PROMPROM完成半加器邏輯陣列完成半加器邏輯陣列

5、與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.3 PLA 圖圖3-13 PLA3-13 PLA邏輯陣列示意圖邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.3 PLA 圖圖3-14 PLA3-14 PLA與與 PROMPROM的比較的比較 0A1A1F0F2A2F0A1A1F0F2A2F3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.4 PAL 圖圖3-16 PAL3-16 PAL的常用表示的常用表示 0A1A

6、1F0F0A1A1F0F圖圖3-15 PAL3-15 PAL結(jié)構(gòu)結(jié)構(gòu)圖圖3-17 3-17 一種一種PAL16V8PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831207190 34 78121115161920232427283113815

7、18OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE圖圖3-15 PAL3-15 PAL結(jié)構(gòu)結(jié)構(gòu)3.2.5 GAL 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.5 GAL 圖圖3-15 PAL3-15 PAL結(jié)構(gòu)結(jié)構(gòu)3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.5 GAL 圖圖3-20 3-20 寄存器模式組合雙向輸出結(jié)構(gòu)寄存器模式組合

8、雙向輸出結(jié)構(gòu) 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.5 GAL 圖圖3-21 3-21 組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu) 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.5 GAL 圖圖3-22 3-22 復(fù)合型組合輸出結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu) 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.5 GAL 圖圖3-23 3-23 反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu) 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.5 GAL 圖圖3-24 3-24 輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu) 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.5 GA

9、L 圖圖3-25 3-25 簡單模式輸出結(jié)構(gòu)簡單模式輸出結(jié)構(gòu) 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖3-25 3-25 簡單模式輸出結(jié)簡單模式輸出結(jié)構(gòu)構(gòu) 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖3-27 MAX7128S3-27 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1邏輯陣列塊邏輯陣列塊(LAB) 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 2宏單元宏單元 MAX7000系列中的宏單元系列中的宏單元 三種時鐘輸入模式三種時鐘輸入模式 全局時鐘信號全局時鐘信號 全局時鐘信號由高電平有效的時鐘信號使能全局時鐘信號由高電平有效的時鐘信號使能 用乘積項實現(xiàn)一個陣列時鐘用乘

10、積項實現(xiàn)一個陣列時鐘 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖3-28 3-28 共享擴(kuò)展乘積項結(jié)構(gòu)共享擴(kuò)展乘積項結(jié)構(gòu) 3擴(kuò)展乘積項擴(kuò)展乘積項 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 3擴(kuò)展乘積項擴(kuò)展乘積項 圖圖3-29 3-29 并聯(lián)擴(kuò)展項饋送方式并聯(lián)擴(kuò)展項饋送方式 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 4可編程連線陣列可編程連線陣列(PIA) 圖圖3-30 PIA3-30 PIA信號布線到信號布線到LABLAB的方式的方式 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 5I/O控制塊控制塊 圖圖3-31 EPM7128S3-31 EPM7128S器件

11、的器件的I/OI/O控制塊控制塊 3.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 3.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖3-32 FPGA3-32 FPGA查找表單元查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖圖3-33 FPGA3-33 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-34 Cyclone LE3-34 Cyclone LE結(jié)構(gòu)結(jié)構(gòu)圖圖 3.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與

12、工作原理 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理圖圖3-35 Cyclone LE3-35 Cyclone LE普通模式普通模式 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理圖圖3-36 Cyclone LE3-36 Cyclone LE動態(tài)算術(shù)模式動態(tài)算術(shù)模式 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理圖圖3-37 Cyclone LAB3-37 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與

13、原理圖圖3-38 LAB3-38 LAB陣列陣列 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理圖圖3-39 LAB3-39 LAB控制信號生成控制信號生成 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理圖圖2-40 2-40 快速進(jìn)位選擇鏈快速進(jìn)位選擇鏈 3.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理圖圖3-41 LUT3-41 LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 3.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 3

14、.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理圖圖3-42 LVDS3-42 LVDS連接連接 3.5 硬件測試技術(shù)硬件測試技術(shù) 3.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試圖圖3-43 3-43 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu) 3.5.2 JTAG邊界掃描測試邊界掃描測試 3.5 硬件測試技術(shù)硬件測試技術(shù) 表表3-1 3-1 邊界掃描邊界掃描IOIO引腳功能引腳功能 3.5.2 JTAG邊界掃描測試邊界掃描測試 引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)

15、據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇測試模式選擇(Test Mode Select)控制信號輸入引腳，負(fù)責(zé)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必須在必須在TCK的的上升沿到來之前穩(wěn)定。上升沿到來之前穩(wěn)定。TCK測試時鐘輸入測試時鐘輸入(Test Clock Input)時鐘

16、輸入到時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。下降沿。TRST測試復(fù)位輸入測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中，該引腳可規(guī)范中，該引腳可選選)。3.5 硬件測試技術(shù)硬件測試技術(shù) 圖圖3-44 3-44 邊界掃描數(shù)據(jù)移位方式邊界掃描數(shù)據(jù)移位方式 3.5.2 JTAG邊界掃描測試邊界掃描測試 3.5.2 JTAG邊界掃描測試邊界掃描測試 圖圖3-45 JTAG BST3-45 JTAG BST系統(tǒng)系統(tǒng)內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu) 3.5.2 JTA

17、G邊界掃描測試邊界掃描測試 圖圖3-46 3-46 JTAG BSTJTAG BST系系統(tǒng)與與統(tǒng)與與FPGAFPGA器件關(guān)聯(lián)結(jié)器件關(guān)聯(lián)結(jié)構(gòu)圖構(gòu)圖 3.5 硬件測試技術(shù)硬件測試技術(shù) 圖圖3-47 JTAG BST3-47 JTAG BST選擇命令模式時序選擇命令模式時序 3.5.2 JTAG邊界掃描測試邊界掃描測試 3.5.3 嵌入式邏輯分析儀嵌入式邏輯分析儀 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.1 Lattice公司公司CPLD器件系列器件系列 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispL

18、SI 8000/8000V系列系列 ispLSI5000V系列系列 2. ispMACH4000系列系列 3. Lattice EC & ECP系列系列 IspMACH 4000Z、ispMACH 4000V 、 ispMACH 4000Z 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 5. Xilinx的的IP核核 1. Virtex-4系列系列FPGA Virtex-4 LX Virtex-4 SX Virte

19、x-4 FX 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA 5. MAX系列系列CPLD 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 2. Stratix系列系列FPGA 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能塊及宏功能

20、塊及IP核核 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.4 Actel公司的公司的FPGA器件器件 3.6.5 Altera公司的公司的FPGA配置方式與配置器件配置方式與配置器件 器器 件件功能描述功能描述封裝形式封裝形式EPC216956801位，位，3.3/5V供電供電20腳腳PLCC、32 腳腳 TQFPEPC110464961位，位，3.3/5V供電供電8腳腳PDIP、20腳腳PLCCEPC1441440 8001位，位，3.3/5V供電供電8腳腳PDIP、20腳腳PLCC表表3-2 Altera FPGA3-2 Altera FPGA常用配置器件常用配置器件 3.7 編程

21、與配置編程與配置 表表3-3 3-3 圖圖3-483-48接口各引腳信號名稱接口各引腳信號名稱 基于電可擦除存儲單元的基于電可擦除存儲單元的EEPROM或或Flash技術(shù)技術(shù) 基于基于SRAMSRAM查找表的編程單元查找表的編程單元 基于反熔絲編程單元基于反熔絲編程單元 引腳引腳12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGNDTDOVCCTMS-TDIGND3.7 編程與配置編程與配置 3.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 表表3-3 3-3 圖圖3-483-48接口各引腳信號名稱

22、接口各引腳信號名稱 3.7 編程與配置編程與配置 3.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 圖圖3-49 3-49 多多CPLDCPLD芯片芯片ISPISP編程連接方式編程連接方式 3.7 編程與配置編程與配置 3.7.2 使用使用PC并行口配置并行口配置FPGA 圖圖3-50 PS3-50 PS模式的模式的FPGAFPGA配置時序配置時序 3.7 編程與配置編程與配置 3.7.3 FPGA專用配置器件專用配置器件 圖圖3-51 EPCS3-51 EPCS器件配置器件配置FPGAFPGA的電路原理圖的電路原理圖 3.7 編程與配置編程與配置 3.7.4 使用單片機(jī)配置使用單片機(jī)配置FPGA 圖圖3-52 3-52 用用89C5289C52進(jìn)行配置進(jìn)行配