第二章可編程邏輯器件

1、第二章 可編程邏輯器件講解內(nèi)容講解內(nèi)容1）可編程邏輯器件的工作原理2）可編程邏輯器件的結(jié)構(gòu)3）可編程邏輯器件的編程和配置 回望可編程邏輯器件回望可編程邏輯器件1966年，美國(guó)RCA公司研制出CMOS集成電路，并研制出第一塊門(mén)陣列（50門(mén)）20世紀(jì)70年代 ：PROM和PLA（熔絲編程）20世紀(jì)70年代末：AMD公司推出PAL20世紀(jì)80年代初：Lattice公司推出GAL（電擦寫(xiě)）20世紀(jì)80年代中：Xinlinx公司提出現(xiàn)場(chǎng)可編程概念，生產(chǎn)出第一塊全球FPGA。同一時(shí)期，Altera公司推出EPLD器件20世紀(jì)80年代末：Lattice公司提出在系統(tǒng)可編程技術(shù)，并推出一系列具有ISP能力的C

2、PLD20世紀(jì)90年代后：可編程邏輯器件技術(shù)進(jìn)入飛速發(fā)展時(shí)期，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊（如加法器、乘法器、RAM、CPU核、DSP核、PLL等）的SOPC1 1、采用、采用TTLTTL(Transistor-Transistor Logic)(Transistor-Transistor Logic)邏輯進(jìn)行數(shù)字設(shè)邏輯進(jìn)行數(shù)字設(shè)計(jì)計(jì)要完成一個(gè)數(shù)字電路的邏輯設(shè)計(jì)，需要以下幾個(gè)步驟。(1) 根據(jù)邏輯功能建立真值表； (2) 根據(jù)真值表建立邏輯函數(shù)表達(dá)式。也可以采用卡諾圖的形式來(lái)進(jìn)行邏輯表達(dá)式的化簡(jiǎn)； (3) 根據(jù)邏輯函數(shù)表達(dá)式，畫(huà)出電路圖，確定所需的元器件； (4) 在面包板或者印制電路板上，用銅線(xiàn)

3、連接分立元件，實(shí)現(xiàn)邏輯功能。一、從一、從TTLTTL到可編程邏輯到可編程邏輯一、從一、從TTLTTL到可編程邏輯到可編程邏輯舉例：舉例：設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)4 4人表決器，如果有人表決器，如果有2 2人或以上同意，則人或以上同意，則表決通過(guò)。同意為表決通過(guò)。同意為1 1，不同意為，不同意為0 0。真值表真值表卡諾圖卡諾圖一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)1 1）邏輯表達(dá)式邏輯表達(dá)式電路結(jié)構(gòu)電路結(jié)構(gòu)F=AB+CD+BD+AD+BC+ACF=ABCDBDADBCAC一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)2 2）總結(jié)：總結(jié)： 任何組合邏輯函數(shù)都可以化為任何組合邏輯

4、函數(shù)都可以化為“與與- -或或”表達(dá)式，表達(dá)式，即任何組合邏輯電路都可以用即任何組合邏輯電路都可以用與門(mén)與門(mén)- -或門(mén)或門(mén)的二級(jí)電的二級(jí)電路實(shí)現(xiàn)。路實(shí)現(xiàn)。 任何時(shí)序電路都可以在組合電路的基礎(chǔ)上加上任何時(shí)序電路都可以在組合電路的基礎(chǔ)上加上存存儲(chǔ)元件儲(chǔ)元件構(gòu)成，如：觸發(fā)器、構(gòu)成，如：觸發(fā)器、RAMRAM等。等。思考新的方法：思考新的方法： 如果把與門(mén)、或門(mén)、存儲(chǔ)器組合到一個(gè)器件中，并且有固如果把與門(mén)、或門(mén)、存儲(chǔ)器組合到一個(gè)器件中，并且有固定的連接會(huì)怎么樣呢？定的連接會(huì)怎么樣呢？一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)3 3）2 2、基本、基本PLDPLD器件的原理器件的原理輸入輸入

5、緩沖緩沖電路電路與與陣陣列列輸出輸出緩沖緩沖 電路電路輸輸入入輸輸出出或或陣陣列列在講解可編程邏輯器件基本結(jié)構(gòu)前，先了解邏輯元件的表示方式。表2-2給出了兩種標(biāo)準(zhǔn)所表示的邏輯符號(hào)。3 3、邏輯元件符號(hào)表示、邏輯元件符號(hào)表示一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)3 3）ANSI美國(guó)國(guó)家標(biāo)準(zhǔn)局, IEEE電氣電子工程師協(xié)會(huì)一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)4 4）3 3、邏輯元件符號(hào)表示、邏輯元件符號(hào)表示PLD緩沖電路緩沖電路PLD中與陣列中與陣列PLD中或陣列中或陣列PLD中陣列連線(xiàn)中陣列連線(xiàn)固定連接可編程連接未連接一、從一、從TTLTTL到可編程邏輯（續(xù)

6、到可編程邏輯（續(xù)5 5）4 4、簡(jiǎn)單陣列的表示、簡(jiǎn)單陣列的表示I1I2I3I1I2I3F=I1I2I3+I1I2I3二、二、PLDPLD的發(fā)展歷史的發(fā)展歷史三、三、PLDPLD的分類(lèi)的分類(lèi)1 1、按集成度分、按集成度分三、三、PLDPLD的分類(lèi)（續(xù)的分類(lèi)（續(xù)1 1）2 2、按編程工藝分、按編程工藝分熔絲型、反熔絲型：熔絲型、反熔絲型：PROMPROM、PLAPLA、PALPALEPROMEPROM型型: :EEPROMEEPROM型型:GAL:GAL、CPLDCPLDSRAMSRAM型：型：FPGAFPGAFlashFlash型型:FPGA:FPGA3 3、按結(jié)構(gòu)分、按結(jié)構(gòu)分乘積項(xiàng)結(jié)構(gòu)：即與或

7、陣列乘積項(xiàng)結(jié)構(gòu)：即與或陣列查找表結(jié)構(gòu)：采用查找表結(jié)構(gòu)：采用RAMRAM數(shù)據(jù)查找的方式數(shù)據(jù)查找的方式四、四、PROMPROM結(jié)構(gòu)原理結(jié)構(gòu)原理1 1、PROMPROM基本結(jié)構(gòu)基本結(jié)構(gòu)N N條地址線(xiàn)，地址譯碼器用于完成條地址線(xiàn)，地址譯碼器用于完成PROMPROM存貯陣列的行選擇存貯陣列的行選擇W0=An-1A1A0W0=An-1A1A0W1=An-1A1A0W1=An-1A1A0Wp-1=An-1A1A0Wp-1=An-1A1A0 P=2n四、四、PROMPROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)1 1）一個(gè)簡(jiǎn)單存儲(chǔ)器數(shù)據(jù)陣列一個(gè)簡(jiǎn)單存儲(chǔ)器數(shù)據(jù)陣列W0=A0A1A2W7=A0 A1 A2D0=0W0+1W1+

8、1W2+1W3+0W4+0W5+0W6+0W7D1=0W0+0W1+1W2+1W3+0W4+1W5+1W6+1W7四、四、PROMPROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)2 2）存儲(chǔ)單元陣列的輸出存儲(chǔ)單元陣列的輸出F F0 0=M=Mp-1p-1，0 0WWp-1p-1+M+M1,01,0WW1 1+M+M0,00,0WW0 0F F1 1=M=Mp-1p-1，1 1WWp-1p-1+M+M1,11,1WW1 1+M+M0,10,1WW0 0F Fm-1m-1=M=Mp-1p-1，m-1m-1WWp-1p-1+M+M1,m-11,m-1WW1 1+M+M0,m-10,m-1WW0 0四、四、PROMP

9、ROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)3 3）2 2、PROMPROM的的PLDPLD陣列圖陣列圖二進(jìn)制半加器二進(jìn)制半加器F1=A1 A0F0=A1 A0+A1A042PROM四、四、PROMPROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)4 4）3 3、缺點(diǎn)、缺點(diǎn)只能用于組合電路只能用于組合電路增加輸入變量，存貯單元利用效率低（增加輸入變量，存貯單元利用效率低（存儲(chǔ)單元按存儲(chǔ)單元按照照2 2的冪次增加）的冪次增加）一般采用熔絲工藝，一次編程一般采用熔絲工藝，一次編程五、五、PLAPLA結(jié)構(gòu)原理結(jié)構(gòu)原理1 1、PLAPLA基本結(jié)構(gòu)基本結(jié)構(gòu)與陣列、或陣列均可編程，極大緩解了與陣列、或陣列均可編程，極大緩解了PROMPR

10、OM隨著輸隨著輸入變量增加，規(guī)模迅速增加的問(wèn)題。入變量增加，規(guī)模迅速增加的問(wèn)題。2 2、缺點(diǎn)、缺點(diǎn)需要邏輯函數(shù)的與或最簡(jiǎn)表達(dá)式，對(duì)于多輸入、多輸出函數(shù)，需要邏輯函數(shù)的與或最簡(jiǎn)表達(dá)式，對(duì)于多輸入、多輸出函數(shù)，需要提取公共與項(xiàng)，設(shè)計(jì)算法復(fù)雜；需要提取公共與項(xiàng)，設(shè)計(jì)算法復(fù)雜；與或陣列均可編程，器件運(yùn)行速度下降與或陣列均可編程，器件運(yùn)行速度下降一次可編程一次可編程六、六、PALPAL基本結(jié)構(gòu)原理基本結(jié)構(gòu)原理1 1、PALPAL基本結(jié)構(gòu)基本結(jié)構(gòu)2 2、缺點(diǎn)、缺點(diǎn)一次可編程一次可編程I/OI/O結(jié)構(gòu)繁多，種類(lèi)豐富，使用不便結(jié)構(gòu)繁多，種類(lèi)豐富，使用不便與陣列可編程、或陣列固定，使輸出邏輯函數(shù)化簡(jiǎn)與陣列可編程

11、、或陣列固定，使輸出邏輯函數(shù)化簡(jiǎn)算法簡(jiǎn)化。算法簡(jiǎn)化。七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理1 1、GALGAL基本結(jié)構(gòu)基本結(jié)構(gòu)與陣列可編程、或陣列固定與陣列可編程、或陣列固定增加輸出邏輯宏單元增加輸出邏輯宏單元OLMCOLMC（Output Logic Macro CellOutput Logic Macro Cell）采用采用EEPROMEEPROM工藝工藝207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/C

12、LKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (續(xù)續(xù)1) 1)2 2、OLMCOLMC工作模式工作模式靈活配置不同模式，實(shí)現(xiàn)不同輸入、輸出功能靈活配置不同模式，實(shí)現(xiàn)不同輸入、輸出功能七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (續(xù)續(xù)2) 2)寄存器模式寄存器模式寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (續(xù)續(xù)3) 3)復(fù)合模式復(fù)合模式組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)組合輸出結(jié)構(gòu)組合輸出結(jié)構(gòu)七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (

13、續(xù)續(xù)4) 4)簡(jiǎn)單模式簡(jiǎn)單模式反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu)輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu)簡(jiǎn)單模式輸出結(jié)構(gòu)簡(jiǎn)單模式輸出結(jié)構(gòu)八、八、CPLDCPLD的結(jié)構(gòu)原理的結(jié)構(gòu)原理1 1、CPLDCPLD基本結(jié)構(gòu)基本結(jié)構(gòu)邏輯陣列塊邏輯陣列塊LABLAB（L Logic ogic ArArray ray B Blocklock）可編程連線(xiàn)陣列可編程連線(xiàn)陣列PIAPIA（P Programmable rogrammable I Interconnect nterconnect A Arrayrray） 全局總線(xiàn)，把器件中的任何信號(hào)連接到其目的地全局總線(xiàn)，把器件中的任何信號(hào)連接到其目的地I/OI/O控制模塊控制模塊 允許每個(gè)

14、允許每個(gè)I/OI/O引腳被單獨(dú)配置為輸入、輸出或者雙向工作引腳被單獨(dú)配置為輸入、輸出或者雙向工作方式。方式。 通過(guò)三態(tài)緩沖器來(lái)控制通過(guò)三態(tài)緩沖器來(lái)控制八、八、CPLDCPLD的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)1 1）邏輯陣列塊邏輯陣列塊LABLAB由多個(gè)宏單元由多個(gè)宏單元LMC(Logic Macro Cell)LMC(Logic Macro Cell)組成（組成（420420個(gè)）個(gè)）八、八、CPLDCPLD的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)2 2）2 2、CPLDCPLD的特點(diǎn)的特點(diǎn)工藝：工藝：EEPROMEEPROM、FlashFlash，掉電數(shù)據(jù)不丟失，掉電數(shù)據(jù)不丟失規(guī)模：規(guī)模：集成度相對(duì)集成度相對(duì)

15、FPGAFPGA小，多用于小，多用于2 2萬(wàn)門(mén)規(guī)模以下的設(shè)計(jì)萬(wàn)門(mén)規(guī)模以下的設(shè)計(jì)時(shí)延：時(shí)延：可預(yù)測(cè)可預(yù)測(cè)適用范圍：適用范圍：組合邏輯電路，即觸發(fā)器資源有限而乘積項(xiàng)豐富的結(jié)構(gòu)組合邏輯電路，即觸發(fā)器資源有限而乘積項(xiàng)豐富的結(jié)構(gòu)九、九、FPGAFPGA的結(jié)構(gòu)原理的結(jié)構(gòu)原理1 1、從、從CPLDCPLD到到FPGAFPGAFPGA陣列型結(jié)構(gòu)陣列型結(jié)構(gòu)九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)1 1）2 2、FPGAFPGA基本結(jié)構(gòu)基本結(jié)構(gòu)行互聯(lián)行互聯(lián)列互聯(lián)列互聯(lián)分段互聯(lián)分段互聯(lián)九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)2 2）邏輯陣列塊邏輯陣列塊LABLAB由邏輯單元由邏輯單元LE構(gòu)成

16、構(gòu)成九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)3 3）查找表查找表LUT(LUT(L Look ook U Up p T Table)able) 替代乘積項(xiàng)陣列替代乘積項(xiàng)陣列查找表LUT輸入1輸入2輸入3輸入4輸出16 1RAMABCD 查找表(LUT，Look Up Table)是一個(gè)1 bit的存儲(chǔ)單元陣列;一個(gè)有k個(gè)輸入的LUT對(duì)應(yīng)著2的k次方bit的SRAM單元;對(duì)于任意的k個(gè)輸入的組合邏輯，都可以通過(guò)將邏輯函數(shù)的真值表寫(xiě)入對(duì)應(yīng)的存儲(chǔ)單元中實(shí)現(xiàn)。例如，一個(gè)有4個(gè)輸入的LUT對(duì)應(yīng)著16 bit存儲(chǔ)單元。 當(dāng)用戶(hù)通過(guò)原理圖或硬件語(yǔ)言描述了一個(gè)邏輯電路以后，F(xiàn)PGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)

17、算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容。九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)4 4）可編程寄存器可編程寄存器RegReg輸出反饋回輸出反饋回LUTLUT，產(chǎn)生更復(fù)雜邏輯，產(chǎn)生更復(fù)雜邏輯旁路寄存器，產(chǎn)生嚴(yán)格的組合邏輯功能旁路寄存器，產(chǎn)生嚴(yán)格的組合邏輯功能旁路旁路LUTLUT，使用寄存器存儲(chǔ)功能，使用寄存器存儲(chǔ)功能九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)5 5）形象解釋形象解釋LABLAB與與LELE從Chip Planner芯片規(guī)劃器中調(diào)出深色的單深色的單元表示該元表示該LAB

18、被設(shè)被設(shè)計(jì)占用計(jì)占用一個(gè)未使一個(gè)未使用的用的LAB一個(gè)一個(gè)LE九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)6 6）自適應(yīng)邏輯模塊自適應(yīng)邏輯模塊ALMALM（A Adapting dapting L Logic ogic MModuleodule）基于原基于原LELE做了某些改進(jìn)，提高性能和資源利用率做了某些改進(jìn)，提高性能和資源利用率包含兩個(gè)寄存器包含兩個(gè)寄存器內(nèi)置硬件加法器模塊等內(nèi)置硬件加法器模塊等LUTLUT是自適應(yīng)是自適應(yīng)LUTLUT，即，即ALUTALUTLUTLUTLUTLUT九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)7 7）3 3、FPGAFPGA其他重要模塊其他重

19、要模塊存儲(chǔ)器模塊存儲(chǔ)器模塊可替代可替代LABLAB邏輯邏輯嵌入式乘法器嵌入式乘法器適用于適用于DSPDSP，能夠進(jìn)行高性能的乘法、加法、累加操作，能夠進(jìn)行高性能的乘法、加法、累加操作高速收發(fā)器高速收發(fā)器支持高速協(xié)議，用于通信和網(wǎng)絡(luò)設(shè)備中支持高速協(xié)議，用于通信和網(wǎng)絡(luò)設(shè)備中九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)8 8）4 4、CPLDCPLD與與FPGAFPGA的區(qū)別的區(qū)別CPLDFPGA組合邏輯的實(shí)現(xiàn)方法組合邏輯的實(shí)現(xiàn)方法乘積項(xiàng)乘積項(xiàng)查找表查找表編程工藝編程工藝EEPROM、FlashSARM是否需要配置器件是否需要配置器件不需要不需要需要需要集成度集成度小小中規(guī)模中規(guī)模中中大規(guī)模

20、大規(guī)模高速通信高速通信N/A某些器件為很多協(xié)某些器件為很多協(xié)議提供收發(fā)器支持議提供收發(fā)器支持延時(shí)預(yù)測(cè)延時(shí)預(yù)測(cè)可預(yù)測(cè)可預(yù)測(cè)不可預(yù)測(cè)不可預(yù)測(cè)應(yīng)用范圍應(yīng)用范圍組合邏輯、算法控制，組合邏輯、算法控制，即觸發(fā)器有限而乘積項(xiàng)即觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)豐富的結(jié)構(gòu)時(shí)序邏輯，即觸發(fā)時(shí)序邏輯，即觸發(fā)器豐富的結(jié)構(gòu)器豐富的結(jié)構(gòu)十、硬件測(cè)試技術(shù)（續(xù)十、硬件測(cè)試技術(shù)（續(xù)1 1）2 2、JTAG BSTJTAG BST工作原理工作原理TCK:測(cè)試時(shí)鐘輸入端測(cè)試時(shí)鐘輸入端TDI:測(cè)試數(shù)據(jù)輸入，在測(cè)試數(shù)據(jù)輸入，在TCK的上升的上升沿移入沿移入TDO:測(cè)試數(shù)據(jù)輸出，在測(cè)試數(shù)據(jù)輸出，在TCK的下降的下降沿移入沿移入TRST:測(cè)

21、試復(fù)位，低電平有效，異測(cè)試復(fù)位，低電平有效，異步復(fù)位步復(fù)位TMS:測(cè)試模式選擇，負(fù)責(zé)測(cè)試模式選擇，負(fù)責(zé)TAP控制控制器的轉(zhuǎn)換，器的轉(zhuǎn)換，TAP控制器的命令模式控制器的命令模式有有5類(lèi)類(lèi)TAP控制器：測(cè)試訪(fǎng)問(wèn)端口控制器控制器：測(cè)試訪(fǎng)問(wèn)端口控制器 Test Access Port十、硬件測(cè)試技術(shù)（續(xù)十、硬件測(cè)試技術(shù)（續(xù)2 2）TAP控制器命令模式：控制器命令模式：SAMPLE/PRELOAD：在不中斷器件正常工作的情況下：在不中斷器件正常工作的情況下，捕獲器件的內(nèi)部數(shù)據(jù)，捕獲器件的內(nèi)部數(shù)據(jù)EXTEST：校驗(yàn)器件之間的外部引腳連線(xiàn)：校驗(yàn)器件之間的外部引腳連線(xiàn)BYPASS：數(shù)據(jù)信號(hào)在時(shí)鐘：數(shù)據(jù)信號(hào)在時(shí)

22、鐘TCK上升沿從上升沿從TDI進(jìn)入旁路寄進(jìn)入旁路寄存器，并在同一時(shí)鐘下降沿從存器，并在同一時(shí)鐘下降沿從TDO輸出輸出IDCODE：標(biāo)識(shí)：標(biāo)識(shí)IEEE Std 1149.1鏈中的器件鏈中的器件USERCODE：標(biāo)識(shí)：標(biāo)識(shí)IEEE Std 1149.1鏈中用戶(hù)電子標(biāo)鏈中用戶(hù)電子標(biāo)簽簽旁路寄存器：旁路寄存器：1位寄存器，提供不測(cè)試時(shí)位寄存器，提供不測(cè)試時(shí)TDI和和TDO的最小串行通道的最小串行通道邊界掃描寄存器：由邊界掃描寄存器：由3位周邊單元組成，串行移位寄存器位周邊單元組成，串行移位寄存器十、硬件測(cè)試技術(shù)（續(xù)十、硬件測(cè)試技術(shù)（續(xù)3 3）3 3、JTAGJTAG端口的應(yīng)用（端口的應(yīng)用（5 5腳）腳

23、）嵌入式邏輯分析儀嵌入式邏輯分析儀：在不影響硬件正常工作時(shí)，獲得：在不影響硬件正常工作時(shí)，獲得在線(xiàn)調(diào)試數(shù)據(jù)在線(xiàn)調(diào)試數(shù)據(jù)例：波形發(fā)生器設(shè)計(jì)例：波形發(fā)生器設(shè)計(jì)傳統(tǒng)方法：需要傳統(tǒng)方法：需要DA轉(zhuǎn)化，然后用示波器觀察轉(zhuǎn)化，然后用示波器觀察JTAG：Quartus SignalTab嵌入式邏輯分析儀嵌入式邏輯分析儀十一、十一、CPLD/FPGACPLD/FPGA的編程與配置的編程與配置1 1、定義、定義把設(shè)計(jì)代碼送入芯片的過(guò)程（或操作）稱(chēng)為對(duì)把設(shè)計(jì)代碼送入芯片的過(guò)程（或操作）稱(chēng)為對(duì)CPLDCPLD的的編程編程，對(duì)，對(duì)FPGAFPGA的的配置配置。經(jīng)過(guò)編程的經(jīng)過(guò)編程的CPLDCPLD（經(jīng)過(guò)配置的（經(jīng)過(guò)配置

24、的FPGAFPGA）芯片，就成為具有用）芯片，就成為具有用戶(hù)需要功能的專(zhuān)用電子系統(tǒng)。戶(hù)需要功能的專(zhuān)用電子系統(tǒng)。2 2、器件編程配置的分類(lèi)、器件編程配置的分類(lèi)按計(jì)算機(jī)接口劃分按計(jì)算機(jī)接口劃分串口下載串口下載 （MasterBlaster MasterBlaster ）并口下載并口下載 （ByteBlaster ByteBlaster 、 ByteBlasterByteBlaster MVMV、ByteBlasterByteBlaster ）USBUSB接口下載（接口下載（USB BlasterUSB Blaster）十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（1

25、1）按器件在編程配置過(guò)程中的狀態(tài)劃分：按器件在編程配置過(guò)程中的狀態(tài)劃分：主動(dòng)配置主動(dòng)配置：由器件引導(dǎo)配置操作過(guò)程，控制外部存儲(chǔ)器和：由器件引導(dǎo)配置操作過(guò)程，控制外部存儲(chǔ)器和初始化過(guò)程。初始化過(guò)程。 FPGAFPGA主動(dòng)從外圍專(zhuān)用的存儲(chǔ)芯片中獲得配置數(shù)據(jù)。主動(dòng)從外圍專(zhuān)用的存儲(chǔ)芯片中獲得配置數(shù)據(jù)。被動(dòng)配置被動(dòng)配置：由外部計(jì)算機(jī)或者控制器控制配置過(guò)程。：由外部計(jì)算機(jī)或者控制器控制配置過(guò)程。 如在實(shí)驗(yàn)系統(tǒng)中，每次加電時(shí)，由計(jì)算機(jī)進(jìn)行下載。如在實(shí)驗(yàn)系統(tǒng)中，每次加電時(shí)，由計(jì)算機(jī)進(jìn)行下載。十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（2 2）3 3、CPLDCPLD編程編程兩種

26、編程方案：兩種編程方案：ISPISP（在系統(tǒng)可編程）接口（在系統(tǒng)可編程）接口、JTAGJTAG接口接口JTAGJTAG接口優(yōu)點(diǎn)：既作為接口優(yōu)點(diǎn)：既作為BSTBST接口，也作為編程接口，省去接口，也作為編程接口，省去專(zhuān)用編程接口，有利于接口的統(tǒng)一。專(zhuān)用編程接口，有利于接口的統(tǒng)一。n 減少對(duì)器件的觸減少對(duì)器件的觸摸和損傷摸和損傷n 不計(jì)較器件的封不計(jì)較器件的封裝形式裝形式n 樣機(jī)制造方便樣機(jī)制造方便n 支持生產(chǎn)和測(cè)試流支持生產(chǎn)和測(cè)試流程中的修改程中的修改n 允許現(xiàn)場(chǎng)硬件升級(jí)允許現(xiàn)場(chǎng)硬件升級(jí)n 迅速方便地提升功迅速方便地提升功能能未編程前先焊接安裝未編程前先焊接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)

27、現(xiàn)場(chǎng)重編程修改在系統(tǒng)現(xiàn)場(chǎng)重編程修改十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（3 3）4 4、FPGAFPGA配置配置幾種配置模式：幾種配置模式：ASAS（Active SerialActive Serial）模式：針對(duì)）模式：針對(duì)EPCSEPCS系列配置器件系列配置器件主動(dòng)配置主動(dòng)配置模式：針對(duì)模式：針對(duì)EPCEPC器件進(jìn)行配置器件進(jìn)行配置PSPS（Passive SerialPassive Serial）模式）模式PSAPSA(Passive Serial Asynchronous)(Passive Serial Asynchronous)模式模式PPSPP

28、S(Passive Parallel Synchronous)(Passive Parallel Synchronous)模式模式PPAPPA(Passive Parallel Asynchonous)(Passive Parallel Asynchonous)模式模式JTAGJTAG模式：既可用于配置器件也可用于配置模式：既可用于配置器件也可用于配置FPGAFPGA ?Look Up Table十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（4 4）I/O，作為單個(gè)配置器件或配置器件級(jí)聯(lián)時(shí)的第一個(gè)器件時(shí)，為時(shí)鐘輸出串行數(shù)據(jù)輸出輸出使能和復(fù)位，高電平有效片選輸入、低

29、電平有效十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（5 5）時(shí)鐘輸出時(shí)鐘輸入級(jí)聯(lián)選擇輸出，當(dāng)計(jì)數(shù)器達(dá)到最大值時(shí)，輸出低十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（6 6）其他配置方式：其他配置方式：使用單片機(jī)配置使用單片機(jī)配置 多任務(wù)電路結(jié)構(gòu)重配置，在單片機(jī)的多任務(wù)電路結(jié)構(gòu)重配置，在單片機(jī)的ROMROM內(nèi)按不同地址內(nèi)按不同地址放置多個(gè)針對(duì)不同功能要求設(shè)計(jì)好的放置多個(gè)針對(duì)不同功能要求設(shè)計(jì)好的FPGAFPGA配置文件。配置文件。缺點(diǎn)：速度慢缺點(diǎn)：速度慢 容量小容量小 體積大體積大使用使用CPLDCPLD配置配置十二、主要十二、主要PLDPLD產(chǎn)品產(chǎn)品1 1、概述、概述50.3%33.1%6.4%全球全球PLD/FPGAPLD/FPGA產(chǎn)品產(chǎn)品60%60%以上以上由由XilinxXilinx和和AlteraAltera提供，共同決提供，共同決定了定了PLDPLD技術(shù)的發(fā)展方向技術(shù)的發(fā)展方向歐洲，歐洲，Xilinx占有率更高占有率更高亞太，亞太，Altera占有率較高占有率較高美國(guó)，平分秋色美國(guó)，平分秋色10