數(shù)字集成電路考題

1、集成電路考題一、填空題1、 世界上第一個(gè)自動(dòng)計(jì)算器是1832年。2、 Jack Kilby提出IC設(shè)想-集成電路，由此獲得諾貝爾獎(jiǎng)，標(biāo)志著數(shù)字時(shí)代的來臨。3、 集成電路的發(fā)展按摩爾定律發(fā)展變化。4、 數(shù)字電路噪聲進(jìn)入的途徑有電感耦合、電容耦合、電源和地的干擾。5、 N型半導(dǎo)體的多子是自由電子，少子是空穴。6、 P型半導(dǎo)體的多子是空穴，少子是自由電子。7、 二極管電流與電壓的關(guān)系表達(dá)式為。8、 二極管的反向擊穿類型有齊納擊穿和雪崩擊穿。9、 互連線電容模型可用平行板電容模型等效，導(dǎo)線總電容的公式為。10、 互連線電容模型可用微帶線模型等效，由平面電容和邊緣電容構(gòu)成。11、 導(dǎo)體為均勻的絕緣介質(zhì)包

2、圍，可知一條導(dǎo)線的電容C與電感L的關(guān)系為。12、 CMOS反相器噪聲容限的定義有低電平噪聲容限和高電平噪聲容限。13、 CMOS反相器電路總功耗分為三部分，分別為由充放電電容引起的動(dòng)態(tài)功耗、直流通路電容引起的功耗、靜態(tài)功耗。14、 靜態(tài)CMOS門由上拉網(wǎng)絡(luò)PUN和下拉網(wǎng)絡(luò)PDN構(gòu)成。15、 CMOS互補(bǔ)邏輯實(shí)現(xiàn)一個(gè)N輸入邏輯門所需MOS管的個(gè)數(shù)為2N個(gè)。16、 偽NMOS邏輯實(shí)現(xiàn)一個(gè)N輸入邏輯門所需MOS管的個(gè)數(shù)為N+1個(gè)。17、 動(dòng)態(tài)邏輯實(shí)現(xiàn)一個(gè)N輸入邏輯門所需MOS管的個(gè)數(shù)為N+2個(gè)。18、 動(dòng)態(tài)邏輯電路工作過程分為預(yù)充電和求值兩個(gè)階段。19、 時(shí)序電路中與寄存器有關(guān)的參數(shù)分別為建立時(shí)間、

3、維持時(shí)間、傳播時(shí)間。20、 對(duì)于時(shí)鐘偏差不敏感的觸發(fā)器為Clocked CMOS(或?yàn)闀r(shí)鐘控制CMOS)。21、 CMOS實(shí)現(xiàn)一個(gè)N輸入邏輯門所需MOS管的個(gè)數(shù)為N+2個(gè)。22、 施密特觸發(fā)器兩個(gè)開關(guān)閾值分別為：和。23、 半定制的電路設(shè)計(jì)方法分別是以單元為基礎(chǔ)的設(shè)計(jì)方法和以陣列為基礎(chǔ)的設(shè)計(jì)方法。 二、簡答題1、畫出雙阱CMOS電路工藝順序簡化圖。（P31） 2、二極管的電流受工作溫度的雙重影響。（P60）（1）出現(xiàn)在電流方程的T與溫度呈線性關(guān)系，T的增加會(huì)使電流下降。（2）飽和電流IS也與溫度有關(guān)，熱平衡時(shí)載流子濃度會(huì)隨溫度增加。理論上，每上升5°C飽和電流增加一倍，實(shí)測(cè)是反向電流

4、每8°C增加一倍。3、如果考慮導(dǎo)線的寄生電容和電感，寫出簡化規(guī)則和步驟（P99）（1）如果電阻很大-例如界面很小的長鋁導(dǎo)線情形或者外加信號(hào)的上升和下降沿很慢，電感可以忽略（2）當(dāng)導(dǎo)線很短，截面積很大或者互連材料電阻率很低時(shí)，可以用只含電容的模型。（3）若導(dǎo)線間距很大，或者導(dǎo)線只在一段很短的距離上靠近一起的時(shí)候，導(dǎo)線相互間電容可以忽略，并且所有的寄生電容都可以模擬成接地電容。4、簡述理想導(dǎo)線和集總模型。（P109）（1）理想導(dǎo)線：一般電路上，導(dǎo)線是沒有任何附加參數(shù)和寄生參數(shù)的簡單連線。這樣的導(dǎo)線對(duì)電路的特性沒有任何影響。（2）集總模型：導(dǎo)線的電路寄生參數(shù)一般是沿著它的長度分布的，不能集

5、中在一點(diǎn)。當(dāng)然，當(dāng)只有一個(gè)寄生元件支配時(shí)，把其它寄生參數(shù)影響小的元件的各個(gè)不同部分集總成單個(gè)電路元件，這就是集總模型。5、簡述集總RC模型（P110）把每段導(dǎo)線的總導(dǎo)線電阻集總成一個(gè)電阻R，把電容集總成一個(gè)電容C，這個(gè)簡單模型就是集總RC模型。6、簡述靜態(tài)CMOS反相器的特性。（130）（1）輸出高低電平分別為VDD和GND；（2）邏輯電平與器件的相對(duì)尺寸無關(guān)，所以晶體管可以采用最小尺寸。（3）穩(wěn)態(tài)時(shí)在輸出和VDD和GND總存在一條具有有線電阻的通路。（4）CMOS反相器輸入阻抗高，MOS管柵極實(shí)際上是一個(gè)絕緣體。（5）穩(wěn)態(tài)工作下，電源和地線之間沒有通路。7、簡述CMOS反相器噪聲容限的定義。

6、（P136）所謂噪聲容限， 是指電路在噪聲干擾下， 邏輯關(guān)系發(fā)生偏離(誤動(dòng)作)的最大允許值。若輸入信號(hào)中混入了干擾， 當(dāng)干擾大過反相器輸入電壓閾值時(shí)， 則使原本應(yīng)該是高電平的輸出信號(hào)翻轉(zhuǎn)為低電平， 或使原本應(yīng)該是低電平的輸出信號(hào)翻轉(zhuǎn)為高電平。 8、密勒效應(yīng)的定義。（P141）一個(gè)在其兩端大小相同相位相反的電壓擺幅的電容可以用一個(gè)兩倍于該電容值的接地電容代替。9、互補(bǔ)CMOS是一種實(shí)現(xiàn)邏輯門的有效電路，但復(fù)雜的邏輯電路存在兩個(gè)問題，原因有兩點(diǎn)。（P180）問題：（1）實(shí)現(xiàn)N輸入邏輯門，需要2N個(gè)MOS管，加大實(shí)現(xiàn)面積。 （2）互補(bǔ)CMOS門傳播延時(shí)隨扇入數(shù)迅速增加。原因：（1）MOS管數(shù)目多(2

7、N)，增加了門的總電容； （2）門的PUN或PDN中，MOS串聯(lián)會(huì)使門的速度進(jìn)一步減慢。10、降低大扇入延時(shí)的方法。（P181-182）（1）調(diào)整MOS管尺寸：加大MOS管尺寸，能降低串聯(lián)期間的電阻，減小時(shí)間常數(shù)。（2）逐級(jí)增大MOS管尺寸：即MOS管尺寸,M1>M2>M3>M4，可以使R1<R2<R3<R4，這樣降低了其主要作用的電阻。（3）重新安排輸入：找到關(guān)鍵信號(hào)，決定關(guān)鍵路徑（4）重組邏輯結(jié)構(gòu)11、簡述傳輸管邏輯的特性。（P196）基本概念 通過允許原始輸入驅(qū)動(dòng)?xùn)哦撕吐?源端來減少實(shí)現(xiàn)邏輯功能所需MOS管數(shù)目的方法，稱為傳輸管邏輯。功能分析 若B輸入

8、高，M1導(dǎo)通，A直接到輸出F，若B為低M2導(dǎo)通，并使0直接輸出到F。這一方法可以減少四個(gè)MOS管，降低電容。12、簡述動(dòng)態(tài)邏輯門的特性（P208-209）（1）邏輯門由NMOS下拉網(wǎng)絡(luò)實(shí)現(xiàn)，PDN的構(gòu)成過程與靜態(tài)CMOS完全一樣。（2）MOS管數(shù)目比靜態(tài)減少，數(shù)目為N+2，非2N。（3）是無比邏輯門。（4）動(dòng)態(tài)邏輯門只有動(dòng)態(tài)功耗，理想情況VDD和GND之間從不存在任何靜態(tài)電流路徑。（5）動(dòng)態(tài)邏輯門具有較快的開關(guān)速度。13、簡述時(shí)序邏輯電路中與寄存器有關(guān)的參數(shù)。（P237）（1）建立時(shí)間tsu：在時(shí)鐘翻轉(zhuǎn)(正沿觸發(fā)為0-1翻轉(zhuǎn))之前數(shù)據(jù)輸入(D)必須有效的時(shí)間。（2）維持時(shí)間thold：在時(shí)鐘邊

9、沿之后輸入數(shù)據(jù)必須仍然有效的時(shí)間。（3）傳播延時(shí)tc-q：相對(duì)于時(shí)鐘最壞情況的延時(shí)。指的是輸入數(shù)據(jù)(D)送到輸出端Q的時(shí)間。14、簡述施密特觸發(fā)器的特性。（P208-209）（1）對(duì)于一個(gè)輸入變化很慢的信號(hào)，輸出端可以有一個(gè)快速翻轉(zhuǎn)的響應(yīng)。(可用于脈沖整形)（2）有兩個(gè)不同方向的開關(guān)閾值VM+、VM-。15、簡述數(shù)字處理器的構(gòu)成（四個(gè)模塊）（P277） （1）數(shù)據(jù)通路：處理器核心部分，完成所有處理運(yùn)算工作的場(chǎng)所。 （2）控制模塊：協(xié)調(diào)各個(gè)部分正常工作的關(guān)鍵部分，讓處理器等在指定時(shí)間完成相應(yīng)的工作，可以看成一個(gè)有限狀態(tài)機(jī)(FSM)。 （3）存儲(chǔ)模塊：整個(gè)處理器中用來存儲(chǔ)數(shù)據(jù)的區(qū)域，可以有只讀、讀

10、寫等多個(gè)種類。 （4）輸入輸出(互連)：處理器與外界連接的主要媒介，可以用來連接外接信號(hào)，也可以連接多個(gè)處理器。16、簡述半定制的設(shè)計(jì)流程。（289）（1）設(shè)計(jì)獲取，使設(shè)計(jì)進(jìn)入到ASIC設(shè)計(jì)系統(tǒng)中。（2）邏輯綜合，把HDL語言描述模塊轉(zhuǎn)換成網(wǎng)表(netlist)。（3）版圖前模擬和驗(yàn)證，檢查設(shè)計(jì)是否正確。（4）版圖規(guī)劃，對(duì)芯片面積總體規(guī)劃。（5）布局，確定各單元精確位置。（6）布線，完成各單元和功能塊之間連線。（7）提取模型參數(shù)，完成芯片模型的創(chuàng)建。（8）版圖后模擬和驗(yàn)證，檢驗(yàn)性能，發(fā)現(xiàn)不足改進(jìn)和優(yōu)化。（9）記帶。17、簡述克服串?dāng)_的方法。（P327）（1）盡量避免浮空節(jié)點(diǎn)。（2）敏感節(jié)點(diǎn)應(yīng)當(dāng)

11、很好地與全擺幅信號(hào)隔離。（3）在滿足時(shí)序約束的范圍內(nèi)盡可能加大上升（下降）時(shí)間。（4）在敏感的低擺幅布線網(wǎng)絡(luò)中采用差分信號(hào)傳輸方法。（5）不要使兩條信號(hào)線之間的電容太大。（6）必要時(shí)可在兩個(gè)信號(hào)之間增加一條屏蔽線-GND或。（7）不同層上信號(hào)之間的線間電容可以通過增加額外的布線層來進(jìn)一步減少。3、 計(jì)算題1、設(shè)計(jì)計(jì)算題（P64 例3.5 公式3.19）例3.5：PMOS晶體管的閾值電壓一個(gè)PMOS晶體管的閾值電壓VT0為-0.4V，而體效應(yīng)系數(shù)等于-0.4。試計(jì)算VSB=-2.5V，2F=0.6V時(shí)的閾值電壓。解：由閾值公式得可以看到，-0.4V是零偏置條件下閾值的2倍。2、（P104）例4.

12、1 金屬導(dǎo)線電容總電容=平面電容+邊緣電容平面電容計(jì)算公式：電容計(jì)算公式：平面電容：邊緣電容：總電容：拓展：假設(shè)兩條導(dǎo)線，第二條在第一條旁邊，間距只相隔最小允許距離10cm，與第一條耦合電容為幾乎與總的對(duì)地電容一樣大。3、RC的樹形網(wǎng)絡(luò)。（P111）寫出網(wǎng)絡(luò)的性質(zhì)，路徑電阻的計(jì)算，共享電阻的計(jì)算性質(zhì)：（1）電路僅有一個(gè)輸入節(jié)點(diǎn)。 （2）所有電容都在每個(gè)節(jié)點(diǎn)和地之間。 （3）電路沒有任何電阻回路。路徑電阻：源節(jié)點(diǎn)S和電路內(nèi)任何節(jié)點(diǎn)i之間存在一條惟一電阻路徑，用Rii表示。上圖，源節(jié)點(diǎn)s和節(jié)點(diǎn)4之間的路徑電阻為R44：共享電阻：Rik代表的路徑電阻為源節(jié)點(diǎn)s至節(jié)點(diǎn)k和節(jié)點(diǎn)i這兩條路徑的電阻上圖所示

13、電路4、（P136）例5.2 CMOS反相器的電壓傳輸特性和噪聲容限 設(shè)計(jì)一個(gè)通用0.25umCMOS工藝反相器，PMOS對(duì)NMOS的比為3.4，其中NMOS的最小尺寸(W=0.375um，L=0.25um，W/L=1.5)，計(jì)算VM=1.25處的增益。解：首先應(yīng)用公式求得再應(yīng)用由此得到如下5、（P146）例5.5 一個(gè)0.25um CMOS反相器延時(shí)利用前面推導(dǎo)公式，計(jì)算tpHL和tpLH根據(jù)表3.3，VDD=2.5V時(shí)，可得Reqn=13K，Reqp=31K，CL(HL)=6.1， CL(LH)=6.0，NMOS的W/L=1.5，PMOS的W/L=4.5，代入兩個(gè)公式可得：6、（P174）

14、對(duì)PDN、PUN以及綜合的們進(jìn)行詳細(xì)的分析。例6.2 CMOS復(fù)合門的綜合 利用互補(bǔ)CMOS邏輯合成功能為的邏輯門電路。（1）實(shí)現(xiàn)PDN：根據(jù)NMOS“串與并或”，PMOS“串或并與”，將PDN網(wǎng)絡(luò)拆成子電路較小的網(wǎng)絡(luò)(稱為PDN的子集)。首先，括號(hào)內(nèi)B+C的PDN表示為兩個(gè)NMOS管并聯(lián)，其次A(B+C)的PDN可以用一個(gè)NMOS管和(B+C)的PDN串聯(lián)構(gòu)成，最后，D+A(B+C)的PDN可以由一個(gè)NMOS管和A(B+C)的PDN構(gòu)成。如圖a所示: (a)PDN (b)PUN 由于PUN為PDN的對(duì)偶網(wǎng)絡(luò)括號(hào)內(nèi)B+C的PUN表示為兩個(gè)PMOS管串聯(lián)，其次A(B+C)的PUN可以用一個(gè)PMO

15、S管和(B+C)的PUN并聯(lián)構(gòu)成，最后D+A(B+C)的PUN可以由一個(gè)PMOS管和A(B+C)的PUN串聯(lián)構(gòu)成。如圖b所示:綜合一起，可以得到 的邏輯電路如右圖:7、（P178）畫出兩輸入NAND門的等效RC模型8、（P186）例6.6 確定組合邏輯延時(shí)最小的尺寸。 如圖6.19所示，它代表一個(gè)復(fù)雜邏輯電路的關(guān)鍵路徑，輸出負(fù)載是一個(gè)電容，為第一級(jí)輸入電容的5倍，所以路徑等效扇出F=CL/Cg1=5路徑邏輯努力G為：路徑?jīng)]有分支，路徑分支努力B=1，總路徑努力H=GFB=125/9。最優(yōu)的每個(gè)門努力為由門努力h=fg，可得每個(gè)門的扇出系數(shù)為這樣的設(shè)計(jì)是使兩個(gè)反相器比兩個(gè)復(fù)雜邏輯門分配了較大的值

16、，使他們能夠更好的驅(qū)動(dòng)負(fù)載。由尺寸公式9、（P195）DCVSL邏輯門的詳細(xì)工作過程分析。利用差分邏輯和正反饋概念，設(shè)計(jì)一個(gè)完全消除靜態(tài)功耗的有比邏輯電路，稱為差分串聯(lián)電壓開關(guān)邏輯DCVSL。 兩個(gè)PMOS管M1、M2和兩組PDN網(wǎng)絡(luò)PDN1、PDN2構(gòu)成差分形式，PDN1導(dǎo)通，PDN2截止。 對(duì)于一組輸入，和最初分別為高和低PDN1通，PDN2止。PDN1通，OUT下拉，M1和PDN1之間雖然仍有競爭，但M2和PDN2均關(guān)斷， 處于高阻狀態(tài)。如果PDN1足夠強(qiáng)，可使OUT低于VDD-|VTp|，此時(shí)M2通，充電至VDD，M1關(guān)斷，又使OUT放電至GND。10、（P208）應(yīng)用動(dòng)態(tài)邏輯基本原理

17、動(dòng)態(tài)邏輯基本原理 右圖6.52a是n型動(dòng)態(tài)邏輯門基本結(jié)構(gòu)PDN網(wǎng)絡(luò)與互補(bǔ)CMOS的PDN一樣。電路工作分為預(yù)充電和求值兩個(gè)階段。（1）預(yù)充電 當(dāng)CLK=0，輸出端out被PMOS管Mp預(yù)充電到VDD，此期間，求值管NMOS Me關(guān)斷，下拉路徑不工作。（2）求值 當(dāng)CLK=1時(shí)預(yù)充電管Mp關(guān)斷，求值管Me導(dǎo)通輸出根據(jù)輸入值和下拉拓?fù)浣Y(jié)構(gòu)有條件地放電。如果輸入使PDN導(dǎo)通，在out和GND之間存在低阻通路，out放電至GND。若PDN關(guān)斷，預(yù)充電值維持存放于CL上。 在求值階段，輸出節(jié)點(diǎn)和電源線之間唯一可能的路徑是連接到GND。實(shí)際電路例如圖6.52b所示，預(yù)充電(CLK=0)階段，求值器件關(guān)斷無

18、論輸入為何值，輸出都會(huì)充電至VDD，在求值期間(CLK=1)，若AB+C為真，則在out和GND之間建立起一條導(dǎo)電通路?？蓪?shí)現(xiàn)以下功能：11、（P243）分析電路的形式以及電路的工作原理。（1） 該電路是利用多路開關(guān)構(gòu)成的主從型正沿觸發(fā)寄存器。（2） 工作原理： CLK=0，傳輸門T1通，T2斷，輸入D被采樣(傳輸)到QM點(diǎn)(主級(jí)輸出)，T3斷，T4通， CLK到來，主級(jí)T1斷、T2通，交叉耦合門I3、I2使采樣停止，進(jìn)入鎖存狀態(tài)，維持采樣得到的QMT3通，T4斷，從級(jí)輸入QM被復(fù)制(輸出)到Q端。交叉耦合的I5、I6維持從級(jí)鎖存狀態(tài)，維持從級(jí)輸出Q。12、（P251）畫出動(dòng)態(tài)傳輸門邊沿觸發(fā)寄存器的電路圖，分析工作原理原理分析： CLK=0時(shí)，輸入數(shù)據(jù)存儲(chǔ)在A點(diǎn)，A點(diǎn)有一個(gè)對(duì)地電容C1，C1的組成I1的柵電容、T1的結(jié)電容和T1的柵重疊電容構(gòu)成。CLK=0期間，從級(jí)處于維持模式，B點(diǎn)處于高阻抗?fàn)顟B(tài)；CLK上升沿，T2導(dǎo)通，于是A點(diǎn)采樣的值傳送到輸出端Q。CLK=1期間，T1關(guān)斷，A點(diǎn)穩(wěn)定，B點(diǎn)為A點(diǎn)的反，Q點(diǎn)即為A點(diǎn)的值。這一正沿觸發(fā)寄存器非常有效，用了8個(gè)MOS管，如果采樣開關(guān)用純NMOS傳輸管實(shí)現(xiàn)，可以用