等精度頻率計(jì)相位設(shè)計(jì)

1、等精度頻率計(jì)/相位計(jì)設(shè)計(jì)小組成員：江陪：0803741152操彬彬：08037411551 實(shí)驗(yàn)?zāi)康模夯趥鹘y(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，即測(cè)量精度隨被測(cè)信號(hào)頻率的變化而變化，在實(shí)用中有很大的局限性，故本次實(shí)驗(yàn)就是為了設(shè)計(jì)一個(gè)等精度頻率計(jì)，它不僅具有較高的測(cè)量精度，且在整個(gè)頻率區(qū)能保持恒定的測(cè)量精度。2 設(shè)計(jì)項(xiàng)目指標(biāo)：1. 頻率測(cè)試功能：測(cè)頻范圍0.1HZ100MHZ.測(cè)頻精度：測(cè)頻全域相對(duì)誤差恒為百分之一。2. 脈寬測(cè)試功能：測(cè)試范圍0.1us1s,測(cè)試精度0.01us。3. 占空比測(cè)試功能：測(cè)試（顯示）精度1%99%。4. 相位測(cè)試功能：測(cè)試范圍0360

2、6;，測(cè)試精度0.2°。3 實(shí)驗(yàn)原理：1. 主系統(tǒng)設(shè)計(jì)：1） 函數(shù)發(fā)生器輸出TTL波形，通過(guò)tclk進(jìn)入fpga;2） 測(cè)頻測(cè)相部分由fpga內(nèi)部完成；3） 單片機(jī)電路模塊：用stm32單片機(jī)的按鍵控制GPIOE口，控制FPGA測(cè)頻/測(cè)相的切換，GPIOF口讀取FPGA的數(shù)據(jù)。4） 鍵盤模塊：用stm32鍵盤的0、1、2、3、4控制fpga的clr,cl,spul的輸入，從而起到切換測(cè)頻/測(cè)相的作用。5） 顯示模塊：用stm32上的液晶顯示從fpga讀取的數(shù)據(jù)值。2. 主系統(tǒng)測(cè)頻測(cè)相原理：1） 測(cè)頻：首先，進(jìn)行初始化：?jiǎn)纹瑱C(jī)發(fā)出一個(gè)清零信號(hào)clr,使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置0， 同時(shí)D

3、觸發(fā)器通過(guò)信號(hào)ena,禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。其次，從tclk端接入ttl波形，函數(shù)單片機(jī)發(fā)出允許測(cè)頻指令，即cl置高，spul置高。讀取數(shù)據(jù)用了一個(gè)64-16多路選擇器，設(shè)置了一個(gè)sel端，并用單片機(jī)的GPIOE口的3、4端來(lái)作控制。2） 測(cè)相：控制單片機(jī)按鍵，從而改變GPIOE口的0、1、2口的電平值，對(duì)fpga進(jìn)行控制。使spul置'0',切換cl，從而測(cè)量tclk的高低電平脈寬。4 VHDL程序?qū)崿F(xiàn)：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity etester

4、isgeneric (n:integer:=500);port(bclk:in std_logic;-tclk:in std_logic;clr:in std_logic;cl:in std_logic;spul: in std_logic;start: out std_logic;eend: out std_logic;sel:in std_logic_vector(1 downto 0);data: out std_logic_vector(15 downto 0);end etester;architecture one of etester is -signal count0:inte

5、ger range (n-1) downto 0 ; signal count1:integer range (n-1) downto 0 ;signal bzq:std_logic_vector(31 downto 0);signal tsq:std_logic_vector(31 downto 0);signal ena,tclk:std_logic;signal ma,clk1,clk2,clk3:std_logic;signal q1,q2,q3,bena,pul:std_logic;signal ss:std_logic_vector(1 downto 0);beginprocess

6、(bclk)beginif bclk'event and bclk='1' thenif(count1=n) then count1<=0;else count1<=count1+1;end if;if (count1<(integer(n/2) )then tclk<='1'else tclk<='0'end if;end if;end process;start<=ena;data<= bzq(15 downto 0)when sel="00"elsebzq(31 down

7、to 16)when sel="01"elsetsq(15 downto 0)when sel="10"elsetsq(31 downto 16)when sel="11"elsebzh:process(bclk,clr)beginif clr='1'then bzq<=(others=>'0');elsif bclk'event and bclk='1'thenif bena='1'then bzq<=bzq+1;end if;end if;e

8、nd process;tf:process(tclk,clr,ena)beginif clr='1'then tsq<=(others=>'0');elsif tclk'event and tclk='1'thenif ena='1' then tsq<=tsq+1;end if;end if;end process;process(tclk,clr)beginif clr='1'then ena<='0'elsif tclk'event and tclk=&

9、#39;1' then ena<=cl;end if;end process;ma<=(tclk and cl)or not(tclk or cl);clk1<=not ma;clk2<=ma and q1;clk3<=not clk2;ss<=q2&q3;dd1:process(clk1,clr)beginif clr='1'then q1<='0'elsif clk1'event and clk1='1'then q1<='1'end if;end pro

10、cess;dd2:process(clk2,clr)beginif clr='1'then q2<='0'elsif clk2'event and clk2='1'then q2<='1'end if;end process;dd3:process(clk3,clr)begin if clr='1'then q3<='0'elsif clk3'event and clk3='1'then q3<='1'end if;end pr

11、ocess;pul<='1'when ss="10"else'0'eend<='1'when ss="11"else'0'bena<=ena when spul='1'elsepul when spul='0'elsepul;end one;5、 單片機(jī)的接口部分： 根據(jù)上面原理框圖的連接方式，fpga與單片機(jī)的接口如下：1、 單片機(jī)的GPIOF口的1-16位接fpga的16位數(shù)據(jù)輸出端，負(fù)責(zé)讀取測(cè)頻數(shù)據(jù)。2、 單片機(jī)可以通過(guò)信號(hào)start，

12、了解計(jì)數(shù)是否結(jié)束，以確定何時(shí)可以讀取數(shù)據(jù)。3、 在測(cè)脈寬階段（spul='0'），EEND的功能與START基本相同，當(dāng)其由低電平變到高電平時(shí)指示脈寬結(jié)束。4、 GPIOE的3、4端口與sel1.0相接，用于控制多路通道的數(shù)據(jù)選擇。當(dāng)sel為“00”，“01”時(shí)，由低16位到高16位讀出標(biāo)準(zhǔn)頻率計(jì)數(shù)值；當(dāng)sel為“10”，“11”時(shí)，由低16位到高16位讀出待測(cè)頻率計(jì)數(shù)值。5、 GPIOE的0位接清零信號(hào)clr,高定平有效。每一個(gè)測(cè)頻周期開(kāi)始時(shí)，都應(yīng)該首先清0。6、 GPIOE的1、2位分別接控制信號(hào)cl與spul。當(dāng)spul為1時(shí)，cl作為預(yù)置門控信號(hào)，用于測(cè)頻計(jì)數(shù)的時(shí)間控制

13、；當(dāng)spul為0時(shí)，cl作為測(cè)脈寬控制信號(hào)。這時(shí)，cl若為1，測(cè)tclk的高電平脈寬，當(dāng)cl為0時(shí)，測(cè)tclk的低電平脈寬。然后分別從data數(shù)據(jù)端口讀出bzh對(duì)標(biāo)準(zhǔn)頻率的計(jì)數(shù)。6、 時(shí)序仿真:1. 測(cè)頻時(shí)spul='1',clr='0',cl='1',令bclk=50MHZ, tclk是bclk 100分頻的時(shí)鐘，仿真結(jié)果如下：由仿真波形可以看出：當(dāng)sel=“00”時(shí)，data=1010；當(dāng)sel=“01”時(shí)，data=0；當(dāng)sel=“10”時(shí)，data=10；當(dāng)sel=“11”時(shí)，data=0；由此可以知道，bclk與tclk的計(jì)數(shù)比值為：1

14、010/10=101；這與實(shí)際設(shè)定的100分頻，即100倍基本吻合，正好多了一個(gè)+-1誤差。所以仿真結(jié)果正確。2、 測(cè)相時(shí)令spul='0',clr='0'1）當(dāng)cl='1'時(shí)，測(cè)tclk的高電平脈寬，仿真波形如下：由波形可知：當(dāng)sel="00"時(shí)，data=51,當(dāng)sel="01"時(shí)，data=0；即高電平計(jì)數(shù)值為51次2） 當(dāng)cl='0'時(shí)，測(cè)tclk低電平脈寬，仿真波形如下：由波形可知：當(dāng)sel="00"時(shí)，data=51,當(dāng)sel="01"時(shí)，

15、data=0；即高電平計(jì)數(shù)值為51次總結(jié)：由1），2）仿真結(jié)果可知，tclk占空比為51/（51+51）=50%，與仿真所設(shè)定的波形相吻合。仿真結(jié)果正確。7、 實(shí)際測(cè)量：bclk由fpga系統(tǒng)時(shí)鐘50MHZ提供，tclk又信號(hào)源提供TTL電平。以測(cè)頻為例，實(shí)測(cè)如下：sel="00',測(cè)得bclk計(jì)數(shù)的低16位，即bzh=n1;Sel="01",測(cè)得bclk計(jì)數(shù)的高16位，即bzh=n2;sel="10',測(cè)得tclk計(jì)數(shù)的低16位，即tsq=n3;sel="00',測(cè)得bclk計(jì)數(shù)的低16位，即tsq=n4;測(cè)得計(jì)數(shù)的比值為x=(N1+N2*65536)/(N3+N4*65536),所測(cè)頻率為f=Fbclk/X;tclk(hz)1001k10k100K1MN14143122255618306278462751N275555N317787817810N400000x500183.0049990.714994.25499.9549.99F(hz)99.9961.00019k10.011k100.01k1.0002M測(cè)量誤差0.004%0.019%0.11%0.01%0.02%由實(shí)測(cè)表格中誤差可知：從100HZ到1MHZ的測(cè)量誤差均小于1%，滿足題目要求。8、 實(shí)驗(yàn)總結(jié)：通過(guò)本次實(shí)驗(yàn)，我們領(lǐng)會(huì)了等精度測(cè)量的原理及