簡單計算器控制設(shè)計

1、題目：簡單計算器控制設(shè)計大作業(yè)摘要 計算器的作用不僅在于能夠進行復雜的運算，更重要的是借助計算器可以解決更為實際的問題、探索更加富有挑戰(zhàn)性的規(guī)律。計算器的發(fā)明也提高了人類解決數(shù)學問題的能力，雖然機器接替了大量計算，但對機器的使用者來說，聰明地設(shè)計合理的算法和解釋結(jié)果將變得很重要。 設(shè)計的背景、目的和意義 人們在生活中會遇到各種各樣有關(guān)數(shù)學的問題，比較復雜的問題就會用到方便、快捷的計算器。在掌握常用數(shù)字電路功能和原理的基礎(chǔ)上，根據(jù)EDA技術(shù)課程所學知識，利用硬件描述語言Verilog HDL、EDA軟件Quartus II和硬件平臺Cyclone/Cyclone II FPGA進行電路系統(tǒng)的設(shè)計

2、。設(shè)計任務(wù)及要求設(shè)計一個簡單計算器，采用單4*4計算器鍵盤，輸入2位十進制數(shù)進行+、-、 *、/ 四種運算，輸入數(shù)據(jù)分別用兩位數(shù)碼管顯示，輸出用四位數(shù)碼管顯示4位10進制數(shù)，其中除法的結(jié)果顯示分為商和余數(shù)兩部分，要求采用時序邏輯設(shè)計實現(xiàn)計算器功能。為了完成要 求的效果顯示，我先設(shè)計了一個簡單的四則運算器，為了使其結(jié)果能清楚的看到，所以計算器模塊和一個7段數(shù)碼管模塊連接。實驗要求，輸入分別用兩位數(shù)碼管顯示，輸出用四位數(shù)碼管顯示，所以用一個38譯碼器和數(shù)碼管連接，通過開關(guān)控制，形成動態(tài)顯示。從左向右，依次是第一位數(shù)碼管顯示a的高四位，第二位數(shù)碼管顯示a的低四位；第三位數(shù)碼管顯示b的高四位，第四位數(shù)

3、碼管顯示b的低四位；第五位數(shù)碼管到第八位數(shù)碼管顯示輸出的結(jié)果。通過改變時鐘，使其看起來像同時顯示在數(shù)碼管上。確定輸入和輸出變量 輸入: module jsq9(a,b,c,Dout,count,clk,rst )。選擇計算方式， always(posedge clk or negedge rst) Reset-整體復位。 輸出：out1=a+b，輸出加法得數(shù) out2=a-b，輸出減法得數(shù) out=a*b，輸出乘法得數(shù) out1=a/b,輸出除法得數(shù)確定輸入狀態(tài) 第一位數(shù)碼管顯示a的高四位，第二位數(shù)碼管顯示a的低四位；第三位數(shù)碼管顯示b的高四位，第四位數(shù)碼管顯示b的低四位；第五位數(shù)碼管到第八位

4、數(shù)碼管顯示輸出的結(jié)果。 輸入2位十進制數(shù)，進行+、-、 *、/ 四種運算，輸入數(shù)據(jù)分別用兩位數(shù)碼管顯示，輸出用數(shù)碼管顯示4位10進制數(shù)，其中除法的結(jié)果顯示分為商和余數(shù)兩部分，采用時序邏輯設(shè)計實現(xiàn)計算器功能。整體設(shè)計框圖模塊 (一）一）四選一多路器四選一多路器 程序程序module jsq(a,b,c,out,out1,out2); input7:0a,b; input1:0c; output15:0out; output7:0out1,out2; reg 15:0out; reg7:0out1,out2; always(a,b,c,out) case(c) 2b00:begin out1=0;

5、 out2=0; out=a+b; end 2b01:begin out1=0; out2=0; out=a-b; end 2b10:begin out1=0; out2=0; out=a*b; end 2b11:begin out1=a/b; out2=a%b; out=out1,out2; end default:; endcase endmodule 四選一多路器仿真圖四選一多路器仿真波形分析 當輸入a為1、b為1、c為00時輸出out為2即1+1=2；當輸入a=5，b=4，c=01時輸出out=1.即5-4=1，當輸入a=9，b=6，c=時輸出out=54，即9*6=54，當輸入a=1

6、2，b=8，c=11時輸出out1=1，out2=4，即商為12/8=1,余數(shù)為12%8=4.經(jīng)此驗證分析證明此計算器計算準確無誤。模塊設(shè)計成功。（二）數(shù)碼管顯示程序 module DECS7S (A, LED7S); input 3:0 A; output 6:0 LED7S; reg 6:0 LED7S; always (A) begin case(A) 4b0000: LED7S=7b0111111; 4b0001: LED7S = 7b0000110 4b0010: LED7S = 7b1011011; 4b0011: LED7S = 7b1001111; 4b0100: LED7S

7、= 7b1100110 4b0101: LED7S = 7b1101101; 4b0110: LED7S = 7b1111101 4b0111: LED7S = 7b0000111 4b1000: LED7S = 7b1111111 4b1001: LED7S = 7b1101111 4b1010: LED7S = 7b1110111 4b1011: LED7S = 7b1111100 4b1100: LED7S = 7b0111001 4b1101: LED7S = 7b1011110 4b1110: LED7S = 7b1111001 4b1111: LED7S = 7b1110001 e

8、ndcase end endmodule 數(shù)碼管仿真圖 數(shù)碼管仿真圖分析 數(shù)碼管顯示器的時序仿真波形，當輸入為2時七段數(shù)碼管中，abcdefg的高低電平分別為1011011，即abcdg點亮顯示數(shù)字時數(shù)碼管對應(yīng)顯示1100110，即abcdef被點亮顯示數(shù)字。其他數(shù)字顯示均正確，七段數(shù)碼管顯示器模塊設(shè)計仿真成功。循環(huán)掃描程序 module xhsm(clk,rst,count,Dout); input clk,rst; output6:0Dout; output2:0count; reg6:0Dout; reg2:0count; reg6:0LED7S1,LED7S2,LED7S3,LED7S

9、4,LED7S5,LED7S6,LED7S7,LED7S8; always(posedge clk or negedge rst) begin if(!rst) count=3b000; else if(count=3b111) count=3b000; else count=count+3b001; end always(posedge clk) begin case(count) 3b000: Dout=LED7S1; 3b001: Dout=LED7S2; 3b010: Dout=LED7S3; 3b011: Dout=LED7S4; 3b100: Dout=LED7S5; 3b101:

10、 Dout=LED7S6; 3b110: Dout=LED7S7; 3b111: Dout=LED7S8; endcase end endmodule 循環(huán)掃描仿真圖 循環(huán)掃描模塊分析 循環(huán)掃描時序仿真波形，該模塊是一個循環(huán)掃描計數(shù)器，在時鐘和復位信號的控制下，從000111循環(huán)計數(shù)分別控制八個數(shù)碼管循環(huán)點亮，由于時鐘的頻率比較快，大于人眼的分辨率，所以顯示出八個數(shù)碼管同時點亮，即同時顯示計算器的輸入、輸出。 總體程序設(shè)計 module jsq9(a,b,c,Dout,count,clk,rst); input7:0a,b; input clk,rst; input1:0c; output6:

11、0Dout; output 2:0count; reg6:0Dout; reg2:0count; reg15:0out; reg6:0 LED7S1,LED7S2,LED7S3,LED7S4,LED7S5,LED7S6,LED7S7,LED7S8; DECL7S u1(.A(a7:4),.LED7S(LED7S1); DECL7S u2(.A(a3:0),.LED7S(LED7S2); DECL7S u3(.A(b7:4),.LED7S(LED7S3); DECL7S u4(.A(b3:0),.LED7S(LED7S4); DECL7S u5(.A(out15:12),.LED7S(LED7S

12、5); DECL7S u6(.A(out11:8),.LED7S(LED7S6); DECL7S u7(.A(out7:4),.LED7S(LED7S7); DECL7S u8(.A(out3:0),.LED7S(LED7S8); reg7:0out1,out2; always(a,b,c,Dout,count,clk,rst) case(c) 2b00:out=a+b; 2b01:out=a-b; 2b10:out=a*b; 2b11: begin out1=a/b; out2=a%b; out=out1,out2; end default:; endcase always(posedge

13、clk or negedge rst) begin if(!rst) count=3b000; else if(count=3b111) count=3b000; else count=count+3b001; end always(posedge clk) begin case(count) 3b000:Dout=LED7S1; 3b001:Dout=LED7S2; 3b010:Dout=LED7S3; 3b011:Dout=LED7S4; 3b100:Dout=LED7S5; 3b101:Dout=LED7S6; 3b110:Dout=LED7S7; 3b111:Dout=LED7S8;

14、endcase end endmodule module DECL7S (A, LED7S); input 3:0 A; output 6:0 LED7S; reg 6:0 LED7S; always (A) begin case(A) 4b0000: LED7S = 7b0111111; 4b0001: LED7S = 7b0000110; 4b0010: LED7S = 7b1011011; 4b0011: LED7S = 7b1001111; 4b0100: LED7S = 7b1100110; 4b0101: LED7S = 7b1101101; 4b0110: LED7S = 7b1

15、111101; 4b0111: LED7S = 7b0000111; 4b1000: LED7S = 7b1111111; 4b1001: LED7S = 7b1101111; 4b1010: LED7S = 7b1110111; 4b1011: LED7S = 7b1111100; 4b1100: LED7S = 7b0111001; 4b1101: LED7S = 7b1011110; 4b1110: LED7S = 7b1111001; 4b1111: LED7S = 7b1110001; endcase end endmodule 總體仿真圖總體仿真圖設(shè)計分析 總體設(shè)計仿真波形，設(shè)計一個四選一多路器，當c為00時，為加法，c為01時，為減法；c為10時，為乘法；c為11時，為除法。如圖，在rst為低電平時，輸出延遲，當rst為高電平后，在clk上升沿時，a為00000000，b為00000000，c為00，數(shù)碼管1表示a的高四位，數(shù)碼管2表示a的低四位，數(shù)碼管3表示b的高四位，數(shù)碼管4表示b的低四位，數(shù)碼管5到數(shù)碼管8表示輸出Dout。依次類推，可以看出，仿真出來的時序圖是正確的。方案論證 方案1：基于單片機原理實現(xiàn) 方案2：基于Verilog原理實現(xiàn) 確定選擇方案1，理由是Veri