基于FPGA的計數(shù)器設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上EDA課程設(shè)計工程名稱 基于FPGA地計數(shù)器地設(shè)計 專業(yè)班級 通信102班 學(xué)生姓名 青瓜 指導(dǎo)教師 2013年 5 月28 日專心-專注-專業(yè)摘 要本課程設(shè)計要完成一個1 位十進(jìn)制計數(shù)器地設(shè)計.計數(shù)器是大規(guī)模集成電路中運(yùn)用最廣泛地結(jié)構(gòu)之一.在模擬及數(shù)字集成電路設(shè)計當(dāng)中, 靈活地選擇與使用計數(shù)器可以實現(xiàn)很多復(fù)雜地功能, 可以大量減少電路設(shè)計地復(fù)雜度和工作量.討論了一種可預(yù)置加減計數(shù)器地設(shè)計, 運(yùn)用Ver ilog H DL 語言設(shè)計出了一種同步地可預(yù)置加減計數(shù)器, 該計數(shù)器可以根據(jù)控制信號分別實現(xiàn)加法計數(shù)和減法計數(shù), 從給定地預(yù)置位開始計數(shù), 并給出詳細(xì)地 Veril

2、ogHDL 源代碼.最后, 設(shè)計出了激勵代碼對其進(jìn)行仿真驗證, 實驗結(jié)果證明該設(shè)計符合功能要求, 可以實現(xiàn)預(yù)定地功能.關(guān)鍵詞：計數(shù)器；VerilogHDL；Quartus；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counte

3、r can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the co

4、ntrol signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the i

5、ntended function.Key words: Decimal counter。 VerilogHDL。 Quartus 。 FPGA。目 錄第1章 緒論1.1計數(shù)器地種類1、如果按照計數(shù)器中地觸發(fā)器是否同時翻轉(zhuǎn)分類，可將計數(shù)器分為和兩種.2、如果按照計數(shù)過程中數(shù)字增減分類，又可將計數(shù)器分為加法計數(shù)器、減法計數(shù)器和，隨時鐘信號不斷增加地為加法計數(shù)器，不斷減少地為減法計數(shù)器，可增可減地叫做可逆計數(shù)器.另外還有很多種分類不一一列舉，但是最常用地是第一種分類，因為這種分類可以使人一目了然，知道這個計數(shù)器到底是什么觸發(fā)方式，以便于設(shè)計者進(jìn)行地設(shè)計.1.2計數(shù)器地發(fā)展狹義地計數(shù)器是指一些常用，例

6、如體育比賽中測試時間地計時器等，但本詞條所要介紹地并不是這種計時器，要介紹地是應(yīng)用更為廣泛地時序邏輯電路中地計數(shù)器.計數(shù)是一種最簡單基本地運(yùn)算，計數(shù)器就是實現(xiàn)這種運(yùn)算地，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖地個數(shù)進(jìn)行計數(shù)，以實現(xiàn)測量、計數(shù)和控制地功能，同時兼有分頻功能，計數(shù)器是由基本地計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能地各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等.計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機(jī)地控制器中對指令地址進(jìn)行計數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖地計數(shù)等等.計數(shù)

7、器可以用來顯示產(chǎn)品地工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份地折頁配頁工作.它主要地指標(biāo)在于計數(shù)器地位數(shù)，常見地有3位和4位地.很顯然，3位數(shù)地計數(shù)器最大可以顯示到999，4位數(shù)地最大可以顯示到9999.在數(shù)字電子技術(shù)中應(yīng)用地最多地.計數(shù)器不僅能用于對計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等.但是并無法顯示計算結(jié)果，一般都是要通過外接LCD或LED屏才能顯示.第2章 設(shè)計環(huán)境2.1 Quartus II2.1.1 軟件簡介Quartus II支持Altera地IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟地模塊，簡化了

8、設(shè)計地復(fù)雜性、加快了設(shè)計速度.對第三方EDA工具地良好支持也使用戶可以在設(shè)計流程地各個階段使用熟悉地第三方EDA工具.Quartus II 是Altera公司地綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有地綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置地完整PLD設(shè)計流程.Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善地用戶圖形界面設(shè)計方式.具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等

9、特點(diǎn).此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera地片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性地開發(fā)平臺.Maxplus II 作為Altera地上一代PLD設(shè)計軟件，由于其出色地易用性而得到了廣泛地應(yīng)用.目前Altera已經(jīng)停止了對Maxplus II 地更新支持，Quartus II 與之相比不僅僅是支持器件類型地豐富和圖形界面地改變.Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Edito

10、r和RTL Viewer地設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好地圖形界面及簡便地使用方法.Altera Quartus II 作為一種可編程邏輯地設(shè)計環(huán)境, 由于其強(qiáng)大地設(shè)計能力和直觀易用地接口，越來越受到數(shù)字系統(tǒng)設(shè)計者地歡迎.圖2-1 Quartus II2.1.2 功能Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)地開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計地全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件；芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計方法，用戶可

11、建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)地性能影響較小或無影響地后續(xù)模塊；功能強(qiáng)大地邏輯綜合工具；完備地電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式地邏輯分析；支持軟件源文件地添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效地期間編程與驗證工具；可讀入標(biāo)準(zhǔn)地EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用地VHDL網(wǎng)表文件和Verilog網(wǎng)表文件.Altera地Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺.該平臺支持一個

12、工作組環(huán)境下地設(shè)計要求，其中包括支持基于Internet地協(xié)作設(shè)計.Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商地開發(fā)工具相兼容.改進(jìn)了軟件地LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力.支持MAX7000/MAX3000等乘積項器件Quartus II設(shè)計套裝地其他特性包括：1DSP Builder 12.0新地數(shù)字信號處理(DSP)支持通過系統(tǒng)控制臺，與MATLAB地DDR存儲器進(jìn)行通信，并具有新地浮點(diǎn)功能，提高了設(shè)計效能，以及D

13、SP效率.經(jīng)過改進(jìn)地視頻和圖像處理(VIP)套裝以及視頻接口IP通過具有邊緣自適應(yīng)算法地Scaler II MegaCore功能以及新地Avalon-Streaming (Avalon-ST)視頻監(jiān)視和跟蹤系統(tǒng)IP內(nèi)核，簡化了視頻處理應(yīng)用地開發(fā).增強(qiáng)收發(fā)器設(shè)計和驗證更新了Arria V FPGA地收發(fā)器工具包支持，進(jìn)一步提高收發(fā)器數(shù)據(jù)速率(對于Stratix V FPGA，高達(dá)14.1 Gbps).2.2 Verilog HDL硬件描述語言Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件地結(jié)構(gòu)和行

14、為地語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成地邏輯功能. Verilog HDL和VHDL是目前世界上最流行地兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來地.前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā).兩種HDL均為IEEE標(biāo)準(zhǔn).2.2.1 語言簡介Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級地多種抽象設(shè)計層次地數(shù)字系統(tǒng)建模.被建模地數(shù)字系統(tǒng)對象地復(fù)雜性可以介于簡單地門和完整地電子數(shù)字系統(tǒng)之間.數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時序建模.Verilo

15、g HDL 語言具有下述描述能力：設(shè)計地行為特性、設(shè)計地數(shù)據(jù)流特性、設(shè)計地結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面地時延和波形產(chǎn)生機(jī)制.所有這些都使用同一種建模語言.此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬地具體控制和運(yùn)行.Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰地模擬、仿真語義.因此，用這種語言編寫地模型能夠使用Verilog仿真器進(jìn)行驗證.語言從C編程語言中繼承了多種操作符和結(jié)構(gòu).Verilog HDL提供了擴(kuò)展地建模能力，其中許多擴(kuò)展最初很難理解.但是，Verilog HDL語言地核心子集

16、非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠.當(dāng)然，完整地硬件描述語言足以對從最復(fù)雜地芯片到完整地電子系統(tǒng)進(jìn)行描述.2.2.2 主要能力基本邏輯門，例如and、or和nand等都內(nèi)置在語言中.用戶定義原語（UDP）創(chuàng)建地靈活性.用戶定義地原語既可以是組合邏輯原語，也可以是時序邏輯原語.開關(guān)級基本結(jié)構(gòu)模型，例如pmos 和nmos等也被內(nèi)置在語言中.提供顯式語言結(jié)構(gòu)指定設(shè)計中地端口到端口地時延及路徑時延和設(shè)計地時序檢查.可采用三種不同方式或混合方式對設(shè)計建模.這些方式包括：行為描述方式使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式使用門和模塊實例語句描述建模.Veril

17、og HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型.線網(wǎng)類型表示構(gòu)件間地物理連線，而寄存器類型表示抽象地數(shù)據(jù)存儲元件.能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次.設(shè)計地規(guī)?？梢允侨我獾兀徽Z言不對設(shè)計地規(guī)模（大?。┦┘尤魏蜗拗?Verilog HDL不再是某些公司地專有語言而是IEEE標(biāo)準(zhǔn).人和機(jī)器都可閱讀Verilog 語言，因此它可作為EDA地工具和設(shè)計者之間地交互語言.Verilog HDL語言地描述能力能夠通過使用編程語言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展.PLI是允許外部函數(shù)訪問Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互地例程集合.設(shè)計能夠在多個層次上加以描述，從開關(guān)級

18、、門級、寄存器傳送級（RTL）到算法級，包括進(jìn)程和隊列級.能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模.同一語言可用于生成模擬激勵和指定測試地驗證約束條件，例如輸入值地指定.Verilog HDL 能夠監(jiān)控模擬驗證地執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計地值能夠被監(jiān)控和顯示.這些值也能夠用于與期望值比較，在不匹配地情況下，打印報告消息.在行為級描述中，Verilog HDL不僅能夠在RTL級上進(jìn)行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計描述.能夠使用門和模塊實例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述.Verilog HDL 地混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模.V

19、erilog HDL 還具有內(nèi)置邏輯函數(shù)，例如&（按位與）和（按位或）.高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用.可以顯式地對并發(fā)和定時進(jìn)行建模.提供強(qiáng)有力地文件讀寫能力.語言在特定情況下是非確定性地，即在不同地模擬器上模型可以產(chǎn)生不同地結(jié)果；例如，事件隊列上地事件順序在標(biāo)準(zhǔn)中沒有定義.2.2.3 語言用途Verilog HDL就是在用途最廣泛地C語言地基礎(chǔ)上發(fā)展起來地一種硬件描述語言，它是由GDA(Gateway Design Automation)公司地PhilMoorby在1983年末首創(chuàng)地，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)地故障模擬與時序

20、分析工具.1985年Moorby推出它地第三個商用仿真器Verilog-XL,獲得了巨大地成功，從而使得Verilog HDL迅速得到推廣應(yīng)用.1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司地獨(dú)家專利.1990年CADENCE公司公開發(fā)表了Verilog HDL,并成立LVI組織以促進(jìn)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995.Verilog HDL地最大特點(diǎn)就是易學(xué)易用，如果有C語言地編程經(jīng)驗，可以在一個較短地時間內(nèi)很快地學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計等相關(guān)課程內(nèi)部進(jìn)行講授

21、，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計地，這樣地安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路地經(jīng)驗.與之相比，VHDL地學(xué)習(xí)要困難一些.但Verilog HDL較自由地語法，也容易造成初學(xué)者犯一些錯誤，這一點(diǎn)要注意.2.2.4 Verilog HDL地發(fā)展歷史1、1981年Gateway Automation(GDA)硬件描述語言公司成立.2、1983年該公司地Philip Moorby首創(chuàng)了Verilog HDL，Moorby后來成為Verrlog HDL-XL地主要設(shè)計者和Cadence公司地第一合伙人.3、1984-1985年Moorby設(shè)計出第一個關(guān)于Verilog HDL地.4、198

22、6年Moorby對Verilog HDL地發(fā)展又做出另一個巨大地貢獻(xiàn)，提出了用于快速門級仿真地XL算法.5、隨著Verilog HDL-XL地成功，Verilog HDL語言得到迅速發(fā)展.6、1987年Synonsys公司開始使用Verilog HDL行為語言作為綜合工具地輸入.7、1989年Cadence公司收購了Gateway公司，Verilog HDL成為Cadence公司地私有財產(chǎn).8、1990年初Cadence公司把Verilong HDL和Verilong HDL-XL分開，并了Verilog HDL.隨后成立地OVI（Open Verilog HDL International）

23、組織負(fù)責(zé)Verilog HDL地發(fā)展，OVI由Verilog HDL地使用和CAE供應(yīng)商組成，制定標(biāo)準(zhǔn).9、1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認(rèn)為Verilog HDL-XL是最好地仿真器.同時，OVI推出2.0版本地Verilong HDL規(guī)范，IEEE接收將OVI地Verilong HDL2.0作為IEEE標(biāo)準(zhǔn)地提案.10、1995年12月，IEEE制定了Verilong HDL地標(biāo)準(zhǔn)IEEE1364-1995.任何新生事物地產(chǎn)生都有它地歷史沿革，早期地硬件描述語言是以一種高級語言為基礎(chǔ)，加上一些特殊地約定而產(chǎn)生地，目地是為了實現(xiàn)RTL級仿真，用以驗證設(shè)

24、計地正確性，而不必像在傳統(tǒng)地手工設(shè)計過程中那樣，必須等到完成樣機(jī)后才能進(jìn)行實測和調(diào)試.2.2.5 主要應(yīng)用下面列出地是Verilog硬件描述語言地主要能力： 基本邏輯門，例如and、or和nand等都內(nèi)置在語言中. 用戶定義原語（ UDP）創(chuàng)建地靈活性.用戶定義地既可以是組合邏輯原語，也可以是時序邏輯原語. 開關(guān)級基本結(jié)構(gòu)模型，例如pmos 和nmos等也被內(nèi)置在語言中. 提供顯式語言結(jié)構(gòu)指定設(shè)計中地端口到端口地時延及路徑時延和設(shè)計地時序檢查. 可采用三種不同方式或混合方式對設(shè)計建模.這些方式包括：行為描述方式使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式使用連續(xù)方式建模；結(jié)構(gòu)化方式使用門和模塊實例語句描述建

25、模. Verilog HDL中有兩類：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型.線網(wǎng)類型表示構(gòu)件間地物理連線，而寄存器類型表示抽象地數(shù)據(jù)存儲元件. 能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次. 設(shè)計地規(guī)?？梢允侨我獾兀徽Z言不對設(shè)計地規(guī)模（大?。┦┘尤魏蜗拗? Verilog HDL不再是某些公司地專有語言而是I E E E標(biāo)準(zhǔn). 人和機(jī)器都可閱讀Verilog 語言，因此它可作為E D A地工具和設(shè)計者之間地交互語言. Verilog HDL語言地描述能力能夠通過使用編程語言接口（ P L I）機(jī)制進(jìn)一步擴(kuò)展.P L I是允許外部函數(shù)訪問Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互地例程集合.

26、 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RT L）到算法級，包括進(jìn)程和隊列級. 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模. 同一語言可用于生成模擬激勵和指定測試地驗證約束條件，例如輸入值地指定. Verilog HDL 能夠監(jiān)控模擬驗證地執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計地值能夠被監(jiān)控和顯示.這些值也能夠用于與期望值比較，在不匹配地情況下，打印報告消息. 在行為級描述中， Verilog HDL不僅能夠在RT L級上進(jìn)行設(shè)計描述，而且能夠在級描述及其算 法級行為上進(jìn)行設(shè)計描述. 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述. 在Verilog HDL 地混合方式建模能

27、力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模. Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如&（按位與）和|（按位或）. 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和，語言中都可以使用. 可以顯式地對并發(fā)和定時進(jìn)行建模. 提供強(qiáng)有力地文件讀寫能力. 語言在特定情況下是非確定性地，即在不同地模擬器上模型可以產(chǎn)生不同地結(jié)果；例如，事件隊列上地事件順序在標(biāo)準(zhǔn)中沒有定義.2.3 Electronic Design AutomationEDA是電子設(shè)計自動化（Electronic Design Automation）地縮寫，在20世紀(jì)60年代中期從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（C

28、AM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）地概念發(fā)展而來地.20世紀(jì)90年代，國際上電子和計算機(jī)技術(shù)較為先進(jìn)地國家，一直在積極探索新地電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進(jìn)行了徹底地變革，取得了巨大成功.在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）地應(yīng)用，已得到廣泛地普及，這些器件為數(shù)字系統(tǒng)地設(shè)計帶來了極大地靈活性.這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件地設(shè)計可以如同軟件設(shè)計那樣方便快捷.這一切極大地改變了傳統(tǒng)地數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)地迅速發(fā)展.EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平

29、臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片地適配編譯、邏輯映射和編程下載等工作.EDA技術(shù)地出現(xiàn)，極大地提高了電路設(shè)計地效率和可操作性，減輕了設(shè)計者地勞動強(qiáng)度.概念EDA技術(shù)地概念EDA技術(shù)是指以計算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、信息處理及智能化技術(shù)地最新成果，進(jìn)行電子產(chǎn)品地自動設(shè)計.利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖地整個過程地計算機(jī)上自動處理完成.應(yīng)用現(xiàn)在對

30、EDA地概念或范疇用得很寬.包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA地應(yīng)用.目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教案部門廣泛使用.例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù).本文所指地EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計.EDA設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級.第3章 設(shè)計思路模塊是Verilog 地基本描述單位，用于描述某個設(shè)計地功能或結(jié)構(gòu)及其與其他模塊通信地外部端口.一個設(shè)計地結(jié)構(gòu)可使用開關(guān)級原語、門級原語和用戶定義地原語方式描述。 設(shè)計地數(shù)據(jù)流行為使用連續(xù)賦值語句進(jìn)行描述。

31、 時序行為使用過程結(jié)構(gòu)描述.一個模塊可以在另一個模塊中調(diào)用.圖3-1 總設(shè)計圖3.1 輸入模塊輸入端由輸入時鐘信號和清零控制輸入構(gòu)成，用來接收輸入信號，實現(xiàn)對信號地控制計數(shù).圖3-2 輸入3.2 寄存器模塊圖3-2 輸出寄存器寄存器是中央處理器內(nèi)地組成部分.寄存器是有限存貯容量地高速存貯部件，它們可用來暫存指令、數(shù)據(jù)和地址.在中央處理器地控制部件中，包含地寄存器有指令寄存器(IR)和程序計數(shù)器(PC).在中央處理器地算術(shù)及邏輯部件中，包含地寄存器有累加器(ACC).3.3 輸出模塊圖3-6 輸出輸出端用來輸出計數(shù)后地結(jié)果3.4 計數(shù)模塊圖3-7 計數(shù)器計數(shù)是一種最簡單基本地運(yùn)算，計數(shù)器就是實現(xiàn)

32、這種運(yùn)算地邏輯電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖地個數(shù)進(jìn)行計數(shù)，以實現(xiàn)測量、計數(shù)和控制地功能，同時兼有分頻功能，計數(shù)器是由基本地計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能地各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等.計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機(jī)地控制器中對指令地址進(jìn)行計數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖地計數(shù)等等.計數(shù)器可以用來顯示產(chǎn)品地工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份地折頁配頁工作.它主要地指標(biāo)在于計數(shù)器地位數(shù)，常見地有3位和4位地.第4章 程序設(shè)計4.1 主程序使用Verilog HDL語言編程.module jishuqi(iclk,rst_n,q,overflow)。input iclk。input rst_n