結(jié)合HSPICE模型與IBIS-AMI模型進(jìn)行高速串行通道仿真的新

1、結(jié)合HSPICE模型與IBIS-AMI模型進(jìn)行高速串行通道仿真的新方法逯永廣 張濤 (聯(lián)想科技 是德科技EDA )luyg3L; tao_zhang摘 要 IBIS-AMI模型是高速電路信號(hào)完整性分析中常用的一種芯片行為模型。 很多芯片廠商也提供HSPICE模型并結(jié)合Verilog-A語言描述均衡行為。 在過去， 這兩種模型很難同時(shí)放在一個(gè)鏈路中進(jìn)行完整的鏈路性能分析。 本文介紹了一種將HSPICE模型與IBIS-AMI模型進(jìn)行聯(lián)合仿真的方法，解決了這一難題。 這種新方法用于SATA3鏈路的性能分析， 并與測試結(jié)果和仿真結(jié)果進(jìn)行了實(shí)際比對分析，實(shí)現(xiàn)了兩者較好的吻合。關(guān)鍵詞 IBIS-AMI，S

2、ATA，ADS，HSPICE A New Approach of SerDes Channel Simulation with HSPICE( include Verilog-A ) & IBIS AMI Models LU Yongguang, ZHANG TaoLenovo Technologies, Keysight Technologies EDAAbstract: IBIS-AMI model is a popular model which has been widely used in high speed signal integrity analysis. Many

3、IC vendors also provide HSPICE model and use Verilog-A to describe the equalization behavior. In the past, it is difficult to include both IBIS AMI model and HSPICE model in one complete link and analyze the link performance. In this paper, a new approach is proposed to solve this issue. The approac

4、h is used in SATA3 channel simulation to evaluate signal quality. Simulation result is compared with real measurement and shows good consistency.Keywords: IBIS-AMI，SATA，ADS，HSPICE 21 引言隨著科技的發(fā)展， 消費(fèi)類電子如PC， 移動(dòng)終端上用到的高速數(shù)字信號(hào)越來越多， 傳輸速率也越來越快。通常，在PC 類產(chǎn)品的信號(hào)完整性設(shè)計(jì)中， CPU 廠商會(huì)提供針對不同高速信號(hào)標(biāo)準(zhǔn)的布線設(shè)計(jì)規(guī)范， 系統(tǒng)廠家需要根據(jù)設(shè)計(jì)規(guī)范開展設(shè)計(jì)。

5、 然而， CPU廠商給出的設(shè)計(jì)規(guī)范通常是滿足系統(tǒng)系能的最低要求， 系統(tǒng)廠商如果希望提高產(chǎn)品競爭力， 保證產(chǎn)品的可靠性，需要對高速信號(hào)全鏈路進(jìn)行優(yōu)化設(shè)計(jì)。 這時(shí)， 高速信號(hào)的仿真與測試工作變得必不可少。本文將通過某PC設(shè)計(jì)中SATA3鏈路的實(shí)際案例來說明仿真與測試結(jié)合的重要性。 目前在進(jìn)行PC主板SATA測試的時(shí)候，終端所接外部設(shè)備具有不確定性，另外由于物理結(jié)構(gòu)的原因使得測試不能夠測到信號(hào)終端，根據(jù)信號(hào)完整性理論知道后端的鏈路以及芯片封裝的反射作用都會(huì)對測試結(jié)果造成一定的影響，因此在測試時(shí)，對發(fā)送 （TX）信號(hào)，通常會(huì)用專門設(shè)計(jì)的測試夾具測試到Host終端連接器處，對此處的信號(hào)質(zhì)量進(jìn)行評估，而對

6、于接收（RX）信號(hào)，則是通過環(huán)回測試誤碼率。在這種情況下，能夠通過仿真的方法得到準(zhǔn)確的TX和RX終端的信號(hào)眼圖，對信號(hào)質(zhì)量進(jìn)行評估會(huì)有特別重要的意義。2 項(xiàng)目簡介該項(xiàng)目為PC設(shè)計(jì)，完整的SATA3鏈路包含CPU,主板走線，連接器，電纜，轉(zhuǎn)接卡，SSD 固態(tài)硬盤。整體拓?fù)浣Y(jié)果如下圖1所示。需要通過仿真評估SATA3鏈路在“讀”和“寫”兩種模式下眼圖質(zhì)量是否滿足規(guī)范要求。 圖1 SATA3鏈路拓?fù)浣Y(jié)構(gòu)本項(xiàng)目中， CPU廠商提供了芯片接口及封裝的HSPICE模型。在HSPICE模型中， 信號(hào)的去加重（de-emphasis）功能通過Verilog-A語言實(shí)現(xiàn)。SSD 廠商提供了參考轉(zhuǎn)接卡的PCB 設(shè)

7、計(jì)圖及接收芯片的IBIS-AMI 模型。這是高速設(shè)計(jì)中經(jīng)常會(huì)遇到的情況：發(fā)送端芯片廠商提供的是HSPICE模型，而接收端則是IBIS-AMI模型，或者反之。由于EDA 軟件兼容性的原因， 過去這種情況是很難進(jìn)行仿真分析的，這里利用是德科技（Keysight）的ADS仿真軟件的通道仿真器（ChannelSim），很好的解決了這一問題。3 仿真步驟該項(xiàng)目的基本仿真流程包含3個(gè)階段：1. 主板及轉(zhuǎn)接卡PCB 走線的S參數(shù)提取。2. 發(fā)送與接收端的芯片模型導(dǎo)入。3. 完整鏈路的仿真與結(jié)果分析。3.1 主板及轉(zhuǎn)接卡PCB 走線的S參數(shù)提取很多仿真軟件都提供了分析工具， 可以用于PCB 上走線S 參數(shù)模型

8、提取。 提取時(shí)， 需要注意兩點(diǎn)：一是應(yīng)盡量采用全波電磁場仿真器。 由于SATA3標(biāo)準(zhǔn)的傳輸速率達(dá)到6Gbps， 走線的S 參數(shù)應(yīng)至少覆蓋10GHz，以滿足對信號(hào)帶寬的基本要求。在這樣的仿真頻段， 采用基于等效電路方法的快速電磁場求解器往往不能滿足精度要求， 因此應(yīng)采用全波仿真技術(shù)。 本案例中， 采用ADS 軟件的Momentum三維平面電磁場仿真器對走線進(jìn)行S 參數(shù)提取。二是應(yīng)注意對PCB 材料參數(shù)的設(shè)置。很多情況下PCB廠商提供的材料參數(shù)， 特別是損耗角正切，在用于仿真時(shí)會(huì)與實(shí)際測試結(jié)果有出入。 設(shè)計(jì)工程師可設(shè)計(jì)專門的測試電路板驗(yàn)證板材參數(shù)的準(zhǔn)確性， 將根據(jù)實(shí)際測試校正的材料參數(shù)用于仿真可以

9、大大提高仿真的準(zhǔn)確性。 3.2 發(fā)送與接收芯片模型導(dǎo)入如前所述，芯片廠商已經(jīng)提供了芯片的 HSPICE模型及IBIS-AMI 模型。 我們需要分別將模型導(dǎo)入至EDA 仿真軟件中并驗(yàn)證模型可以正確工作。這里，選用ADS軟件作為仿真平臺(tái)， 它對HSPICE（包括Verilog-A模型）和IBIS-AMI模型都有著很好的兼容性， 克服了兩種模型無法同時(shí)的難題。 ADS 軟件中提供了HSPICE模型導(dǎo)入向?qū)А?按照向?qū)崾荆?可以一步步完成模型的導(dǎo)入， 包括選擇模型文件， 指定模型子電路， 指定模型符號(hào)等。HSPICE 模型的相關(guān)參數(shù)也可以轉(zhuǎn)為ADS 的模型參數(shù)。 HSPICE 需要調(diào)用的Verilo

10、g-A 模型不需要進(jìn)行任何調(diào)整就可以被ADS 識(shí)別。 CPU的HSPICE模型導(dǎo)入ADS 軟件后， 需要驗(yàn)證模型行為的準(zhǔn)確性。在ADS 軟件中， 通過時(shí)域瞬態(tài)仿真可以獲得HSPICE模型在發(fā)送端不同位置發(fā)出的信號(hào)波形，將它與HSPICE 仿真或者的相同位置波形進(jìn)行比對， 兩者的波形完全相同， 從而驗(yàn)證了模型的準(zhǔn)確性。 IBIS是芯片廠家提供的數(shù)字芯片輸入輸出緩沖器行為模型。 IBIS 開放論壇在IBIS 5.0 標(biāo)準(zhǔn)中添加了算法模型接口（AMI， Algorithm Modeling Interface ），用于對芯片內(nèi)部均衡（如DFE,FFE, CTLE）和時(shí)鐘恢復(fù)（CDR）進(jìn)行建模。 如今

11、，IBIS-AMI 模型已經(jīng)被廣大芯片廠商、系統(tǒng)廠商及EDA 工具所接受， 成為高速串行鏈路仿真中芯片模型的主流。 IBIS-AMI 模型可以被ADS 軟件直接導(dǎo)入， 通過通道仿真進(jìn)行分析。 3.3 完整鏈路的仿真通過以上步驟， 鏈路中的芯片模型與PCB 走線模型已經(jīng)建好。 電纜的S 參數(shù)模型可以通過矢量網(wǎng)絡(luò)分析儀測量獲取， 連接器的S 參數(shù)模型則由廠商直接提供。得到整個(gè)鏈路中每個(gè)部分的模型之后， 在ADS 軟件中將所以模型級聯(lián)在一起， 形成完整的仿真鏈路。 然后通過通道仿真“讀” 和“寫”模式下的眼圖結(jié)果。在仿真過程中，通道仿真器首先求解無源鏈路的階躍響應(yīng)，通過對輸入比特序列階躍響應(yīng)的疊加，

12、 可以獲得需要的輸出波形及對應(yīng)的眼圖結(jié)果。本案例中， CPU的HSPICE模型可以選擇輸出階躍信號(hào)， 由此可以獲得鏈路的階躍響應(yīng)，從而完整鏈路仿真。 在“寫”模式下， 由CPU 作為發(fā)送端發(fā)出信號(hào)， SSD作為接收端。仿真原理圖如圖3所示。圖3 “寫”模式下的鏈路通道仿真原理圖在“讀”模式下， 由SSD 作為發(fā)送端發(fā)出信號(hào)， CPU作為接收端。仿真原理圖如圖4所示。圖4 “讀”模式下的鏈路通道仿真原理圖4 測試與仿真驗(yàn)證上述仿真需進(jìn)行實(shí)際測試以驗(yàn)證其準(zhǔn)確性。對于SATA3信號(hào)，我們對接收端（相對于主板）信號(hào)進(jìn)行了實(shí)際測試。由于終端設(shè)備的不確定性及測試條件所限，無法測試到SSD接收端芯片上波形，

13、至測試了Host 連接器處的波形，測試拓?fù)浣Y(jié)構(gòu)如下所示：圖5 測試拓?fù)浣Y(jié)構(gòu)示意圖測試使用LBTP碼型，恢復(fù)時(shí)鐘頻率按照協(xié)議設(shè)置為8.6796MHz。測試眼圖結(jié)果，及作為對比在同一位置仿真所得的眼圖結(jié)果如下圖所示。 (a) （b）圖6 測試與仿真眼圖對比：(a)測試結(jié)果；(b)仿真結(jié)果 仿真與測試的眼高眼寬結(jié)果對比如下：眼高（mV）眼寬(ps)仿真257.0137.5測試279.7132.6 從結(jié)果對比看，仿真的眼高略低于實(shí)際測試的結(jié)果。 這可能與提取主板上走線的S 參數(shù)模型時(shí)對PCB 材料的參數(shù)設(shè)置有關(guān)。在PCB 材料的損耗角正切參數(shù)， 仿真時(shí)直接使用了廠商提供的數(shù)值（0.035）。 得到的插

14、入損耗結(jié)果可能比實(shí)際值偏大， 有待進(jìn)一步驗(yàn)證。 仿真的眼寬與實(shí)際測試結(jié)果基本一致。 從總體上看，仿真與測試結(jié)果顯示了很高的吻合度， 驗(yàn)證了分析方法的準(zhǔn)確性。我們可以依據(jù)結(jié)果評估SSD接收端芯片上仿真眼圖結(jié)果的準(zhǔn)確度。5 結(jié)論HSPICE模型，特別是包含Verilog-A模塊的HSPICE模型與業(yè)界主流的IBIS-AMI 模型的聯(lián)合仿真，一直是困擾高速設(shè)計(jì)工程師經(jīng)常面臨的一個(gè)難題。 本文介紹的解決方案， 使用ADS平臺(tái)，克服了這一難題。 通過仿真與測試的對比， 驗(yàn)證了這一方法的有效性。 這種方法不僅適用于SATA3鏈路的分析， 也同樣使用與其他標(biāo)準(zhǔn)， 如PCIe3，USB2，USB3等。參考文獻(xiàn)1 Intel，“FASE Verilog-A Model General Usage Guide”, March, 20142 Fangyi Rao, Vuk Borich, Henock Abebe, Ming Yan. “Rigorous Modeling of Transmit Jitter for Accurate and Efficient Statistical Eye Simulation”, DesignCon 2010.