計(jì)算機(jī)組成原理陣列乘法器的設(shè)計(jì)

1、沈陽(yáng)*課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：陣列乘法器的設(shè)計(jì)院（系）：計(jì)算機(jī)學(xué)院專業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)班級(jí)：學(xué)號(hào)：姓名：指導(dǎo)教師：完成日期：2007年1月7日目錄第1章總體設(shè)計(jì)方案11.1 設(shè)計(jì)原理.11.2 設(shè)計(jì)思路.11.3 設(shè)計(jì)環(huán)境.1第二章詳細(xì)設(shè)計(jì)方案22.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)22.1.1 創(chuàng)建頂層圖形設(shè)計(jì)文件.22.1.2 器件的選擇與引腳鎖定32.1.3 編譯、綜合、適配42.2 底層的設(shè)計(jì)與實(shí)現(xiàn)42.2.1 陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)42.3 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)62.4 仿真調(diào)試.7第3章編程下載與硬件測(cè)試10編程下載.10硬件測(cè)試及結(jié)果分析.10參考

2、文獻(xiàn)12課程設(shè)計(jì)總結(jié)13第1章總體設(shè)計(jì)方案設(shè)計(jì)原理陣列乘法器是類似于人工計(jì)算的方法，乘數(shù)與被乘數(shù)都是二進(jìn)制數(shù)。所以可以通過(guò)乘數(shù)從最后一位起一個(gè)一個(gè)和被乘數(shù)相與，自第二位起要依次向左移一位，形成一個(gè)陣列的形式。這就可將其看成一個(gè)全加的過(guò)程，將乘數(shù)某位與被乘數(shù)某位與完的結(jié)果加上乘數(shù)某位的下一位與被乘數(shù)某位的下一位與完的結(jié)果再加上前一列的進(jìn)位進(jìn)而得出每一位的結(jié)果。一個(gè)陣列乘法器要完成X.Y乘法運(yùn)算(X=X4X3X2X1,Y=Y4Y3Y2Y1)陣列的每一行送入乘數(shù)Y的每一位數(shù)位，而各行錯(cuò)開(kāi)形成的每一斜列則送入被乘數(shù)的每一數(shù)位。陣列乘法器是由十六個(gè)模塊組成，每一個(gè)模塊構(gòu)包括一個(gè)與門和一位全加器。設(shè)計(jì)思路

3、整體設(shè)計(jì)方法為先頂層后底層，逐步完成。頂層設(shè)計(jì)采用原理圖設(shè)計(jì)輸入方式。頂層由兩個(gè)輸入寄存器存儲(chǔ)輸入數(shù)據(jù)和一個(gè)輸出寄存器存儲(chǔ)輸出數(shù)據(jù)和一個(gè)陣列乘法器元件圖形符號(hào)相連接。底層設(shè)計(jì)由相同的十六個(gè)模塊組成，依次將模塊按原理連接。又由三個(gè)與門、三個(gè)異或門和一個(gè)或門的邏輯電路構(gòu)成乘法器的功能模塊并采用原理圖設(shè)計(jì)輸入方式。采用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)并實(shí)現(xiàn)給定的功能，設(shè)計(jì)的原理圖經(jīng)編譯、調(diào)試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測(cè)試驗(yàn)證設(shè)計(jì)的正確性。設(shè)計(jì)環(huán)境硬件環(huán)境：偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀、XCV200實(shí)驗(yàn)板、微機(jī)；軟件環(huán)境：XilinxFoundation3.1

4、設(shè)計(jì)軟件、COP2000仿真軟件。第2章詳細(xì)設(shè)計(jì)方案頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖實(shí)現(xiàn)四乘四位陣列乘法器的邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。創(chuàng)建頂層圖形設(shè)計(jì)文件頂層圖形文件主要由四位被乘數(shù)輸入端(X4X3X2X1)、四位乘數(shù)輸入端(Y4Y3Y2Y1和八位乘積輸出端(Z8Z7Z6Z5Z4Z3Z2Z1)0包括三個(gè)寄存器(FD4CE)和一個(gè)陣列乘法器。四位被乘數(shù)和四位乘數(shù)分別存入兩個(gè)輸入寄存器后再打入陣列乘法器進(jìn)行計(jì)算，再將結(jié)果存入輸出寄存器最后將結(jié)果輸出。寄

5、存器的CE端可控制是否使用寄存器，CE=1時(shí)使用寄存器，CE=0時(shí)停止使用。C為脈沖控制著數(shù)據(jù)是否打入；CLR為寄存器的清零端，CLR=1時(shí)清零。以便下一個(gè)數(shù)據(jù)的打入?？衫肵ilinxFoundation3.1軟件實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件結(jié)構(gòu)如圖2.1所示FDiCE即：卬H73部NGF以Q3p224P228P229P230p以p234p235p102FD4CEjc<a：o>-I圖2.1四位陣列乘法器頂層圖形文件結(jié)構(gòu)器件的選擇與引腳鎖定(1)器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200實(shí)驗(yàn)板，故采用的目標(biāo)芯片為XlinxXCV2

6、00可編程邏輯芯片。(2)引腳鎖定把頂層圖形文件中的輸入/輸出信號(hào)安排到XlinxXCV200芯片指定的弓I腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及XlinxXCV200芯片引腳對(duì)應(yīng)關(guān)系如表2.1所示。表2.1信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系陣列乘法器內(nèi)部信號(hào)原理圖中的信號(hào)XCV200芯片弓1腳Y4Y4P79Y3Y3P80Y2Y2P81Y1Y1P82X4X4P84X3X3P85X2X2P86X1X1P87Z8Z8P224Z7Z7P228Z6Z6P229Z5Z5P230Z4Z4P231Z3Z3P232Z2Z2P234Z1Z1P235CECEP72CLRCLRP73CLKCP213編譯、綜合、適配利用Xilin

7、xFoundation3.1編譯器對(duì)頂層圖形文件進(jìn)行編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時(shí)序仿真的文件和器件下載編程文件。底層的設(shè)計(jì)與實(shí)現(xiàn)四乘四位陣列乘法器的每一個(gè)模塊都是由一個(gè)兩輸入與門和一個(gè)全加器組成的，設(shè)計(jì)時(shí)將與門和全加器使用原理圖輸入設(shè)計(jì)方式實(shí)現(xiàn)陣列乘法器一個(gè)模塊的功能。陣列乘法器的設(shè)計(jì)與實(shí)現(xiàn)陣列乘法器由十六個(gè)相同的基本乘法器模塊構(gòu)成，每一個(gè)模塊由四個(gè)輸入端(XIN,YIN,PARTIN,CNIN),兩個(gè)輸出端(PARTOUT,CNOUT)組成。實(shí)現(xiàn)XIN,YIN與完后和PARTIN,CNIN相加后，PARTOUT輸出部分積結(jié)果加到同一列的下一行的模塊上，CNOUT輸出結(jié)果

8、加到同一行的下一列的模塊上。依次類推將結(jié)果輸出。X1、X2、X3、X4為陣列乘法器的四個(gè)被乘數(shù)輸入端Y1、Y2、Y3、Y4為四個(gè)乘數(shù)輸入端。將輸入輸出連接在模塊上。Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8為八個(gè)乘積的輸出端。其設(shè)計(jì)過(guò)程如下：(1)原理圖設(shè)計(jì)輸入方式H59H5B匚:加UTCHUTPaHTOUTFAJmUT4xia”CHENGFftQICiiuTPAFFSgTFliEITH65H64ClUTCKuJT»Am«T“fT9diT3tourwiPUTPaITOUTD4J5-E1幻X*CHENGFAQIH55H54THCKiUTjiorrFARTOiTP.4J.T

9、C1UTCHENGFAQICHENGFAQ,STGi&UTpmeutpartoutCHENGFAQICHENGFAQIFAAT4UTH62j10LTCHENGFAQICHENGFAQI.MU;iairrPtITOUTCHENGFAQICHENGFAQICK«IPJULTdUTCHENGFAQICHENGFMlCHENGFAQICHENGFAQI(2)創(chuàng)建元件圖形符號(hào)為了能在圖形編輯器(原理圖設(shè)計(jì)輸入方式)中調(diào)用此陣列乘法器，需要為此乘法器創(chuàng)建一個(gè)元件圖形符號(hào)，可用XilinxFoundation3.1編譯器的CreateSymbol模塊實(shí)現(xiàn)。此元件如下圖所示zeZ7ZBZ5Z

10、4Z3Z2Z1功能模塊的設(shè)計(jì)與實(shí)現(xiàn)陣列乘法器的一個(gè)模塊由三個(gè)與門、三個(gè)異或門和一個(gè)或門組成。輸入方式采用原理圖輸入設(shè)計(jì)方式。四個(gè)輸入為XIN、YIN、PARTINCNIN,兩個(gè)輸出為PARTOUTCNOUT其設(shè)計(jì)過(guò)程如下：(1)原理圖設(shè)計(jì)輸入方式(2)創(chuàng)建元件圖形符號(hào)為了能在圖形編輯器(原理圖設(shè)計(jì)輸入方式)中調(diào)用此器件，需要為此器件創(chuàng)建一個(gè)元件圖形符號(hào)，可用XilinxFoundation3.1編譯器的CreateSymbol模塊實(shí)現(xiàn)。此元件如下圖所示。Y1NH74XINPARTINPARTOUTCNINCNOUTCHENGFAQI(3)功能仿真對(duì)創(chuàng)建的乘法器元件進(jìn)行功能仿真，驗(yàn)證其功能的正確

11、性，可用XilinxISE編譯器的Simulator模塊實(shí)現(xiàn)?；谾ileSignalWaveformDeviceOptionsTookViewWindowHelpFunctigri3l200mISOOels11XSLHilGHZusLOb-JSus5ul與O.aiH13.YIM,三iH13.Kill一三iHL3PARTIN._三iH13.CNIN.Cso$1100OCs1DC二w4仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。(1)建立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，

12、選定的仿真信號(hào)和設(shè)置的參數(shù)如表2,4所示。表2.4仿真信號(hào)選擇和參數(shù)設(shè)置輸入信號(hào)輸出信號(hào)XXYYCLRCLKCEZZ40100501011010014010160110300110011412101(2)功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2,3所示，仿真數(shù)據(jù)結(jié)果如表2,3所示。對(duì)表2,3與表1.1的內(nèi)容進(jìn)行對(duì)比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說(shuō)明電路設(shè)計(jì)的正確。卜六進(jìn)制仿真結(jié)果二進(jìn)制仿真結(jié)果R-口x-回FileSignalWefamDeviceOptionsTools出at蜘ndowHelp_5X百|(zhì)。|昌Ik陵I1Functional工防J。5町t工Breakfi|3|q盤=i!&#

13、177;|z-5us50ns/divlliu|poon?IlusL.Sus2ush.SusBusB.Sus-0.011111111111111111111111111111111111111111111111111111111111111111111111111111SI128.I-$1129.1-$1132.I-$1137.1-$1138.1-$1139.1-$1140.1-SI145.I-SH46.I-SI147.I-SI148.I-$1149,OPAD$1151OPADSI152.OPADSI153.OPADSI154.OPADSI155,OPAD$1156,OPAD$US7,0PAD圖

14、2.3功能仿真波形結(jié)果第3章編程下載與硬件測(cè)試編程下載利用XilinxFoundation3.1的軟件實(shí)現(xiàn)編程下載功能，將得到的*bin文件下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。硬件測(cè)試及結(jié)果分析利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測(cè)試。一位全加器的輸入數(shù)據(jù)通過(guò)XCV200實(shí)驗(yàn)板的輸入開(kāi)關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過(guò)XCV200實(shí)驗(yàn)板的液晶顯示管實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系如表3.1所小。表3.1XCV200實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系XCV200芯片弓1腳佶號(hào)XCV200實(shí)驗(yàn)板Y4K0Y3K0(6)Y2K0(5)Y1K0(4)X4K0(3)X3K0(2)X2K0(1)X1K0(0)CLRK2(1)CLKP2

15、13CEK2(0)Z8S1Z7Z6Z5Z4Z3Z2Z1利用表2.4中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用XCV200實(shí)驗(yàn)板的開(kāi)關(guān)K0(7),K0(6),K0(5),K0(4),K0(3),K0(2),K0(1),K0(0),K2(1),K2(0)輸入數(shù)據(jù)，同時(shí)觀察S1的輸出結(jié)果。得到如表3.2所示的硬件測(cè)試結(jié)果。表3.2硬件測(cè)試結(jié)果(舉例)輸入信號(hào)輸出K0(7)K0(6)K0(5)K0(4)K0(3)K0(2)K0(1)K0(0)K2(1)K2(0)CS1010101000114001101100112對(duì)表3.2與表1.1的內(nèi)容進(jìn)行對(duì)比，可以看出硬件測(cè)試結(jié)果是正確的，說(shuō)明電路設(shè)計(jì)完全

16、正確。參考文獻(xiàn)1曹昕燕.ED徽術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)M.北京：清華大學(xué)出版社，20062范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與ED破計(jì)技術(shù)M.北京：北京郵電大學(xué)出版社，20063王愛(ài)英.計(jì)算機(jī)組成與結(jié)構(gòu)（第4版）M.北京：清華大學(xué)出版社，20064夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程M北京航空航天大學(xué)出版社，20035黃建文艾西加魏方.VHDL語(yǔ)言及其應(yīng)用1997年北京中國(guó)鐵道出版社。6王金明楊吉斌.數(shù)字系統(tǒng)設(shè)計(jì)與verilogHDL北京：電子工業(yè)出版社7侯建軍.數(shù)字邏輯與系統(tǒng)解題指導(dǎo)和Foundation操作指南北京2001中國(guó)鐵道出版社8王冠黃熙王鷹.VerilogHDL與數(shù)字電路設(shè)計(jì)機(jī)械工業(yè)出版社。課程設(shè)計(jì)總結(jié)：在這次課設(shè)中我學(xué)到了很多。在設(shè)計(jì)的開(kāi)始由于自己對(duì)陣列乘法器的原理不是很清楚，以致找不到往下作的方向。后來(lái)在老師的講解下我理解了它的原理及其工作過(guò)程。由于總體框圖的線比較多，所以經(jīng)常出現(xiàn)連錯(cuò)線的情況，檢查線路又很不容易再加上開(kāi)始又很急躁以致很長(zhǎng)時(shí)間都沒(méi)找出問(wèn)題的所在，通過(guò)調(diào)整心態(tài)