數(shù)字電路6917數(shù)字邏輯

1、數(shù)字邏輯與數(shù)字系統(tǒng) 余余 文文 北京郵電大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院2.5 常用規(guī)模組合邏輯電路標(biāo)準(zhǔn)構(gòu)件常用規(guī)模組合邏輯電路標(biāo)準(zhǔn)構(gòu)件 w數(shù)據(jù)選擇器(MUX) w數(shù)據(jù)分配器(DMUX) w譯碼器 w編碼器 w數(shù)據(jù)比較器w加法器w奇偶校驗(yàn)器* 數(shù)據(jù)選擇器（數(shù)據(jù)選擇器（MUX）又稱(chēng)又稱(chēng)多路開(kāi)關(guān)多路開(kāi)關(guān)(Multiplexer) (Multiplexer) 。是一種是一種多路輸入、單路多路輸入、單路輸出輸出電路。功能是在電路。功能是在多個(gè)通道中多個(gè)通道中選擇選擇一路數(shù)據(jù)一路數(shù)據(jù)輸出輸出.通道選擇由通道選擇由(地址地址)控制信號(hào)控制信號(hào)決定決定控制信號(hào)控制信號(hào)輸入信號(hào)輸入信號(hào)輸出信號(hào)輸出

2、信號(hào)開(kāi)關(guān)原理4輸入輸入數(shù)據(jù)選擇器數(shù)據(jù)選擇器功能表 Mux通道選擇由(地址)控制信號(hào)決定.輸出表達(dá)式？輸出表達(dá)式？5 輸出表達(dá)式輸出表達(dá)式l與真值表異同4輸入MUX電路實(shí)現(xiàn)帶帶使能端使能端MUX（四選一）（四選一）使能端使能端帶帶使能端使能端數(shù)據(jù)選擇器數(shù)據(jù)選擇器結(jié)構(gòu)圖結(jié)構(gòu)圖數(shù)據(jù)分配器(DMUX)w把一路數(shù)據(jù)分配到不同的數(shù)據(jù)通道的電路，稱(chēng)為數(shù)據(jù)分配器(多路分配器) 。w與數(shù)據(jù)選擇器（MUX）功能功能相反, DMUX是單輸入、多路輸出組合邏輯構(gòu)件。w從哪一路通道輸出，取決地址端輸入。1：4線(xiàn)數(shù)據(jù)分配器示意圖1：4線(xiàn)數(shù)據(jù)分配器邏輯符號(hào)輸入 A1A0=00，數(shù)據(jù)D送到Y(jié)0輸出； A1A0=01，數(shù)據(jù)D送

3、到Y(jié)1輸出； A1A0=10，數(shù)據(jù)D送到Y(jié)2輸出； A1A0=11，數(shù)據(jù)D送到Y(jié)3輸出；數(shù)據(jù)分配器電路功能雙雙1：4線(xiàn)線(xiàn)數(shù)據(jù)分配器數(shù)據(jù)分配器(74LS155)l 兩個(gè)兩個(gè)1：4數(shù)據(jù)分配器數(shù)據(jù)分配器, 輸出兩位（路）數(shù)據(jù)輸出兩位（路）數(shù)據(jù)l兩使能端有效兩使能端有效,輸出兩位輸出兩位(路）數(shù)據(jù)路）數(shù)據(jù)l A1A0=00，數(shù)據(jù)，數(shù)據(jù)1D和和2D送到送到1f0和和2f0； A1A0=01， 1D和和2D送到送到1f1和和2f1；l兩使能端均無(wú)效兩使能端均無(wú)效,數(shù)據(jù)數(shù)據(jù)1D和和2D被封鎖。被封鎖。l1D2D，1ST (2ST)A2,改為改為1 ：8分配器分配器雙雙1：4線(xiàn)數(shù)據(jù)分配器線(xiàn)數(shù)據(jù)分配器(74LS

4、155)功能表功能表使能端使能端使能端使能端高高低低典型應(yīng)用（分時(shí)傳輸)DMUX和MUX一起實(shí)現(xiàn)8路數(shù)據(jù)（分時(shí)）傳輸，節(jié)省傳輸通道或接口 譯碼器譯碼器(Decoder) 譯碼是將二進(jìn)制碼翻譯成電路的特定輸出狀態(tài)，實(shí)現(xiàn)信息的翻譯功能。 變量譯碼器變量譯碼器：也叫也叫n-2n線(xiàn)譯碼器。線(xiàn)譯碼器。 將將n種輸入組合譯成種輸入組合譯成2n個(gè)輸出。個(gè)輸出。每個(gè)輸出端對(duì)應(yīng)一個(gè)最小項(xiàng)。有24線(xiàn)、38線(xiàn)、416線(xiàn)譯碼器等.變量譯碼器模型（n-2n線(xiàn)譯碼器）線(xiàn)譯碼器）l n個(gè)輸入，2n個(gè)輸出。l 一個(gè)輸出端呈現(xiàn)有效信號(hào)。l又稱(chēng)為最小項(xiàng)發(fā)生器，多一譯碼器 2-4線(xiàn)譯碼器w電路結(jié)構(gòu)高電平有效(帶使能端)2-4線(xiàn)譯碼

5、器E=1 譯碼器工作令E=D,可作數(shù)據(jù)分配器帶使能端的譯碼器易進(jìn)行譯碼器擴(kuò)展電路結(jié)構(gòu)3-8譯碼器功能表 * 工作狀態(tài): G1=1，G2=G2A+G2B=0 ( 低電平有效) 3:8譯碼器74LS138內(nèi)部結(jié)構(gòu) w輸入端： A,B,C?？刂戚斎耄篏1，G2A,G2B 當(dāng)G1=1，G2AG2B=0時(shí)，工作狀態(tài)。w輸出端：Y0-Y7: 低電平有效低電平有效譯碼器擴(kuò)展 用使能端和非門(mén), 兩個(gè)24譯碼器擴(kuò)展為38譯碼器譯碼器應(yīng)用 1 實(shí)現(xiàn)邏輯函數(shù)(高電平有效) 或門(mén) 高電平有效譯碼器應(yīng)用 實(shí)現(xiàn)邏輯函數(shù)(低電平有效) 與非門(mén) 低電平有效譯碼器應(yīng)用2 數(shù)據(jù)分時(shí)采樣數(shù)據(jù)分時(shí)采樣二二-十進(jìn)十進(jìn)制碼制碼顯示譯顯示

6、譯碼器碼器顯示顯示器件器件數(shù)字系統(tǒng)中，數(shù)據(jù)常以十進(jìn)制形式顯示數(shù)字系統(tǒng)中，數(shù)據(jù)常以十進(jìn)制形式顯示出來(lái)，實(shí)現(xiàn)該功能的譯碼器稱(chēng)為出來(lái)，實(shí)現(xiàn)該功能的譯碼器稱(chēng)為顯示譯碼器。顯示譯碼器2727將二進(jìn)制碼輸入轉(zhuǎn)換為數(shù)碼顯示器件需要的輸出格式，常用顯示器件有發(fā)光二極管(LED)數(shù)碼管和液晶顯示管(LCD). 顯示譯碼器模型n個(gè)輸入，K個(gè)輸出, 允許 0、1個(gè)或多個(gè)輸出端有效wLED數(shù)碼管：用驅(qū)動(dòng)發(fā)光二極管，有較高的亮度和多種顏色可供選擇.wLCD數(shù)碼管：液晶材料, 耗電低，廣泛用于計(jì)算器等小型設(shè)備的數(shù)碼顯示。顯示譯碼器（二-十進(jìn)制譯碼器） 七段顯示器件abcdefg顯示譯碼器74LS48（共陰極） BCD（二

7、-十進(jìn)制）譯碼w輸入碼A3 A2 A1 A0（00001001）w輸出YaYg，發(fā)光二極管,顯示09w輸出高電平有效（共陰極）控制信號(hào)：w(RB I)(=0) 熄滅信號(hào) Ya-Yg為0 wL T(=0)試燈信號(hào)： B I =1時(shí)，七段亮 控制顯示譯碼器w 邏輯功能表 A3 A2 A1 A0=0000，Yg=0， 顯示 0 A3 A2 A1 A0=0101，Yb，Ye=0，顯5 A3 A2 A1 A0=1001，Ye，Yd=0顯示9輸出表達(dá)式？ 編碼器編碼器(Encoder)（1）二進(jìn)制編碼器）二進(jìn)制編碼器將將2n個(gè)輸入信號(hào)編碼成個(gè)輸入信號(hào)編碼成 n位二進(jìn)制代碼位二進(jìn)制代碼00 - 11 對(duì)一個(gè)

8、數(shù)據(jù)或信息賦予二進(jìn)制代碼，稱(chēng)為對(duì)一個(gè)數(shù)據(jù)或信息賦予二進(jìn)制代碼，稱(chēng)為編碼編碼 。主要有主要有二進(jìn)制編碼器二進(jìn)制編碼器和和BCD編碼器編碼器。（2） BCD編碼器編碼器 將將十個(gè)十個(gè)輸入信號(hào)（輸入信號(hào)（狀態(tài)狀態(tài)）編制成編制成BCD碼碼。83線(xiàn)編碼器框圖線(xiàn)編碼器框圖八個(gè)輸入端為八個(gè)輸入端為I1 I8，八種狀態(tài)，輸出為，八種狀態(tài)，輸出為F1、F2、F3，編碼為三位二進(jìn)制數(shù)。，編碼為三位二進(jìn)制數(shù)。編碼器設(shè)計(jì)與一般組合邏輯電路編碼器設(shè)計(jì)與一般組合邏輯電路設(shè)計(jì)設(shè)計(jì)類(lèi)似類(lèi)似:列狀態(tài)表，寫(xiě)出列狀態(tài)表，寫(xiě)出化簡(jiǎn)化簡(jiǎn)邏輯表達(dá)式，畫(huà)邏輯圖邏輯表達(dá)式，畫(huà)邏輯圖。二進(jìn)制編碼器二進(jìn)制編碼器83編碼器編碼器 w多個(gè)輸入端僅1

9、個(gè)有效w限制：只能1個(gè)輸入端有效。否則輸出無(wú)效。83編碼器w83編碼器結(jié)構(gòu)w輸出表達(dá)式優(yōu)先編碼器（74LS148） w允許多個(gè)輸入信號(hào)同時(shí)有效。w只對(duì)優(yōu)先級(jí)最高的輸入信號(hào)進(jìn)行編碼。 w74LS148的簡(jiǎn)易真值表（ST=1，編碼器工作） w7優(yōu)先級(jí)最高，0最低。優(yōu)先編碼器（74LS148）輸出端表達(dá)式普通編碼器優(yōu)先編碼器（74LS148）輸入端：7 - 0共8線(xiàn) (7優(yōu)先級(jí)最高，0最低)輸出端：Y2、Y1、Y0使能輸入端ST：ST=0，編碼器工作選通輸入YS：YS=0。Yex =1 無(wú)擴(kuò)展輸入擴(kuò)展輸出端Yex :YS=1 有擴(kuò)展輸入信號(hào)（2） BCD編碼器編碼器將十個(gè)狀態(tài)編制成將十個(gè)狀態(tài)編制成B

10、CD碼。碼。十個(gè)輸入十個(gè)輸入四位輸出四位輸出輸入：輸入：I0 I9。輸出：輸出：F3 F0BCD編碼器狀態(tài)表編碼器狀態(tài)表 w104線(xiàn)編碼器w輸入端（I9I0）：每個(gè)輸入端接收一個(gè)十進(jìn)制數(shù)信號(hào). w輸出端（DCBA）: 二進(jìn)制編碼的十進(jìn)制數(shù)。w輸入中只允許一個(gè)有效信號(hào)。例如 I 9=1時(shí)，DBCA=1001= (9)10數(shù)據(jù)比較器 完成兩個(gè)二進(jìn)制數(shù)碼大小比較的組合邏輯電路，稱(chēng)為數(shù)據(jù)比較器。 w一位數(shù)據(jù)比較器w多位數(shù)據(jù)比較器w數(shù)值比較器: 比較兩個(gè)二進(jìn)制數(shù)是否相等的電路,稱(chēng)為數(shù)值比較電路器)。 數(shù)據(jù)比較器一位數(shù)一位數(shù)據(jù)據(jù)比較器比較器一位數(shù)據(jù)比較器 帶輸入進(jìn)位的帶輸入進(jìn)位的一位數(shù)據(jù)比較器一位數(shù)據(jù)比較

11、器1. 本位值大本位值大(小小), 輸出輸出“大于大于 (小于小于) ”.比較原則：比較原則：2. 本位相等本位相等,按按輸入進(jìn)位輸入進(jìn)位結(jié)果輸出結(jié)果輸出. 帶輸入進(jìn)位的帶輸入進(jìn)位的一位數(shù)據(jù)比較器真值表一位數(shù)據(jù)比較器真值表多位數(shù)據(jù)比較器多位數(shù)據(jù)比較器比較原則：比較原則：1. 高位值大高位值大, 輸出輸出“大于大于”；高位值小；高位值小,輸出輸出“小小于于”.2. 高位相等高位相等, 逐次比較次高位，規(guī)則同逐次比較次高位，規(guī)則同1.3. 所有位數(shù)碼相同，輸出為所有位數(shù)碼相同，輸出為 “相等相等”。. 四位比較器真值表 級(jí)聯(lián)輸入端，可用來(lái)擴(kuò)展(輸入低四位比較結(jié)果)輸出端的邏輯表達(dá)式四位比較器邏輯圖

12、級(jí)聯(lián)輸入端四位比較器 引腳圖Ai=Bi時(shí)，比較結(jié)果與級(jí)聯(lián)輸入有關(guān)。僅四位數(shù)比較時(shí)，級(jí)聯(lián)輸入ab接地，a=b接高電平。 例1：兩個(gè)四位比較器得到8位比較器 擴(kuò)展的8位比較器擴(kuò)展的7位比較器例：用兩片例：用兩片74LS85設(shè)計(jì)三個(gè)四位數(shù)設(shè)計(jì)三個(gè)四位數(shù)A、B、C的的比較電路器，可對(duì)比較電路器，可對(duì)A、B、C進(jìn)行比較，要進(jìn)行比較，要求能判斷：（求能判斷：（1）三個(gè)數(shù)是否相等。（）三個(gè)數(shù)是否相等。（2）若不相等，若不相等，A數(shù)是最大還是最小。數(shù)是最大還是最小。先先A與與B比較，后比較，后A與與C比較。比較。若若A=B A=C，則，則A=B=C；若若AB AC，則，則A最大；最大；若若AB AC，則，則A

13、最小。最小。比較原則：比較原則：實(shí)現(xiàn)的連接圖實(shí)現(xiàn)的連接圖思考：若思考：若CAB, 將如何輸出？將如何輸出？加法器加法器w實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算的電路稱(chēng)為加法器加法器w按進(jìn)位信號(hào)產(chǎn)生的方法不同，可分為串行加法串行加法器器和并行加法器并行加法器。w按是否考慮低位信號(hào)，分為全加器全加器和半加器半加器。（加數(shù)Ai,被加數(shù)Bi, 未考慮低位進(jìn)位信號(hào)Ci-1 一位半加器一位半加器（無(wú)低位進(jìn)位）（無(wú)低位進(jìn)位）一位加法器一位加法器一位全加器（有低位進(jìn)位）（有低位進(jìn)位）Si和Ci的邏輯表達(dá)式：Si=Ai Bi Ci-1 （奇數(shù)個(gè)1出1） Ci=AiBi+AiCi-1+BiCi-1 = AiBi+(Ai+Bi)Ci

14、-1 = AiBi+(Ai Bi)Ci-1串行加法器 w 三個(gè)輸入（加數(shù)Ai, 被加數(shù)Bi, 低位進(jìn)位信號(hào)Ci-1）,w 兩個(gè)輸出（和數(shù)Si，向高位進(jìn)位信號(hào)Ci）。串行加法器電路Si和Ci的邏輯表達(dá)式：Si=Ai Bi Ci-1 Ci=AiBi+AiCi-1+BiCi-1 =AiBi+(Ai Bi)Ci-1=（AiBi）（(Ai Bi)Ci-1）邏輯圖 須等低位進(jìn)位信號(hào)送來(lái)之后,串行加法器才能進(jìn)行相加運(yùn)算.進(jìn)位信號(hào)需逐位傳送。并行加法器（74LS283） w初始輸入 A=A4 A3 A2A1； B=B4B3B2B1； C0；w根據(jù)串行加法器：輸出w S1=A1 B1 C0 ； C1=A1B1+

15、(A1 B1)C0 S2=A2 B2 C1 ； C2=A2B2+(A2 B2)C1 S3=A3 B3 C2 ； C3=A3B3+(A3 B3)C2 S4=A4 B4 C3 ； C4=A4B4+(A4 B4)C3 令 Gi=AiBi ； Pi=Ai Bi 得 Ci=Gi+PiCi-1 采用遞推方法，得C1=G1+P1C0C2=G2+P2C1=G2+P2G1+P2P1C0C3=G3+P3C2=G3+P3G2+P3P2P1G1+P3P2P1C0C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 （初始輸入）遞推式使進(jìn)位符C0“向上傳送”，加法器“并行”執(zhí)行。

16、并行加法器四并行加法器74LS283的邏輯結(jié)構(gòu) 奇偶校驗(yàn)器w數(shù)據(jù)通訊中，系統(tǒng)內(nèi)部或外部的不定因素或干擾，傳輸數(shù)據(jù)可能出現(xiàn)錯(cuò)誤。w校驗(yàn)器是自動(dòng)檢驗(yàn)數(shù)據(jù)信息傳送過(guò)程中是否出現(xiàn)某種誤傳的一種邏輯電路。w利用奇(偶)校驗(yàn)法進(jìn)行檢錯(cuò)的組合邏輯電路稱(chēng)為奇(偶)校驗(yàn)器。奇偶校驗(yàn)器*工作原理w發(fā)送信息碼經(jīng)奇偶發(fā)生器產(chǎn)生一位監(jiān)督碼（校驗(yàn)位)，使發(fā)送數(shù)據(jù)代碼中1的個(gè)數(shù)補(bǔ)成奇(偶)數(shù)，形成傳輸碼。w接收端檢查收到的傳輸碼中1個(gè)數(shù)的奇偶性，以判斷傳輸中是否有誤，正確則接收，錯(cuò)誤則報(bào)警。w奇偶發(fā)生器產(chǎn)生校驗(yàn)位。奇偶校驗(yàn)器檢查判斷。例：三位奇偶校驗(yàn)器的監(jiān)督碼和傳輸碼8位奇偶發(fā)生器 發(fā)送端280芯片 Fod =（I0 I1

17、 I2 I3 I4 I5 I6 I7） I8 (I8 =1) 8位信息碼中的1為奇數(shù)，監(jiān)督碼 Fod0 8位信息碼中的1為偶數(shù)，監(jiān)督碼 Fod1 傳輸碼(監(jiān)督碼 8位信息碼)中的1為奇數(shù)。Fod8位奇偶效驗(yàn)器w 接收端280芯片w接收傳輸碼中的1為奇數(shù)， Fev=0 , 傳送正確。w接收傳輸碼中的1為偶數(shù)， Fev=1, 傳送出錯(cuò)。Fev=（I0 I1 I2 I3 I4 I5 I6 I7 Fod) 奇偶校驗(yàn)器圖示為一奇校驗(yàn)器的數(shù)據(jù)傳輸系統(tǒng)，采用兩片74LS280 發(fā)送端280芯片產(chǎn)生9位碼組中的奇監(jiān)督位Fod信號(hào)，接收端280芯片對(duì)9位碼組進(jìn)行奇校驗(yàn)產(chǎn)生Fev信號(hào) 。(1)組合邏輯電路及特點(diǎn)組合邏輯電路及特點(diǎn) 結(jié)構(gòu)：邏輯門(mén)電路,，不含記憶元件和反饋回路; 邏輯：電路任意時(shí)刻的輸出，取決于該時(shí)刻的輸入;(2) 組合電路的分析與設(shè)計(jì)方法組合電路的分析與設(shè)計(jì)方法 分析: