VHDL復(fù)習(xí)題要點(diǎn)

1、、選擇題(A)1.一個項目的輸入輸出端口是定義在：A.實體中B.結(jié)構(gòu)體中C.任何位置D.進(jìn)程體(B)2.描述項目具有邏輯功能的是：A.實體B.結(jié)構(gòu)體C.配置D.進(jìn)程(A)3.關(guān)鍵字ARCHITECTURE定義的是:A.結(jié)構(gòu)體B.進(jìn)程C.實體(D)4.VHDL語言中變量定義的位置是:A.實體中中任何位置C.結(jié)構(gòu)體中任何位置(D)5.VHDL語言中信號定義的位置是:A.實體中任何位置C.結(jié)構(gòu)體中任何位置(B)6.變量是局部量可以寫在：A.實體中C.線粒體(A)7.變量和信號的描述正確的是：A.變量賦值號是:=C.變量賦值號是=(B)8.變量和信號的描述正確的是：A.變量可以帶出進(jìn)程C.信號不能帶出

2、進(jìn)程D.配置B.實體中特定位置D.結(jié)構(gòu)體中特定位置B.實體中特定位置D.結(jié)構(gòu)體中特定位置B.進(jìn)程中D.種子體中B.信號賦彳1號是:=D.二者沒有區(qū)別B.信號可以帶出進(jìn)程D.二者沒有區(qū)別(一)9.對于信號和變量的說法，哪一個是不正確的:A.信號用于作為進(jìn)程中局部數(shù)據(jù)存儲單元B.變量的賦值是立即完成的C.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號的賦值符號不一樣(A)10,下列關(guān)于變量的說法正確的是：A.變量是一個局部量，它只能在進(jìn)程和子程序中使用B.B.變量的賦值不是立即發(fā)生的，它需要有一個8延時C.在進(jìn)程的敏感信號表中，既可以使用信號，也可以使用變量D.變量賦值的一般表達(dá)式為：目標(biāo)變量

3、名<=表達(dá)式(C)11.可以不必聲明而直接引用的數(shù)據(jù)類型是：A.STD_LOGICB.STD_LOGIC_VECTORC.BITD.前面三個答案都是錯誤的(C)12.STD_LOGIG_1164中定義高阻的字符是：A.XB.xC.zD.Z(A)13.STD_LOGIG_1164中字符H定義的是：A.弱信號1B.弱信號0C.沒有這個定義D.初始值(B)14.使用STD_LOGIG_1164中的數(shù)據(jù)類型時：A.可以直接調(diào)用B.必須在庫和包集合中聲明C.必須在實體中聲明D.必須在結(jié)構(gòu)體中聲明(B)15.關(guān)于轉(zhuǎn)化函數(shù)說法正確的是：A.任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B.只有特定類型的數(shù)據(jù)類

4、型可以轉(zhuǎn)化C.任何數(shù)據(jù)類型都不能轉(zhuǎn)化D.前面說法都是錯誤的(C)16.VHDL運(yùn)算符優(yōu)先級說法正確的是：A.邏輯運(yùn)算的優(yōu)先級最高B.關(guān)系運(yùn)算的優(yōu)先級最高C.邏輯運(yùn)算的優(yōu)先級最低D.關(guān)系運(yùn)算的優(yōu)先級最低(D)17.VHDL運(yùn)算符優(yōu)先級說法正確的是：A.NOT的優(yōu)先級最高B.AND和NOT屬于同一個優(yōu)先級C.NOT的優(yōu)先級最低D.前面的說法都是錯誤的(D)18.VHDL運(yùn)算符優(yōu)先級說法正確的是：A.括號不能改變優(yōu)先級B.不能使用括號C.括號的優(yōu)先級最低D.括號可以改變優(yōu)先級(B)19.如果a=1,b=0,則邏輯表達(dá)式(aANDb)OR(NOTbANDa)的值是:A.0B.1C.2D.不確定(B)2

5、0.正確給變量X賦值的語句是：A.X<=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正確(一)21.VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息，其錯誤原因是：Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpressionvaluelengthA.表達(dá)式寬度不匹配B.錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程C.設(shè)計文件的文件名與實體名不一致D.程序中缺少關(guān)鍵詞(D)22.在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是：A. ifclk'eventandclk='1'thenfa

6、lling_edge(clk)thenthenC.ifclk'eventandclk='0'theriifclk'stableandnotclk='1(D)23.在VHDL中，可以用以下哪條語句表示檢測clock下降沿：A. clock eventC. clock= '0'(D )24 . VHDL語言共支持四種常用庫,A. IEEE 庫C. STD 庫(A )25. VHDL常用的庫是：A. IEEEC. WORKB. clock ' event and clock= '1'(上升沿)D. clock '

7、 event and clock= '0'其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫:B. VITAL 庫D. WORK工作庫B. STDD. PACKAGE(B)26.下列語句中，不屬于并行語句的是:A.進(jìn)程語句C.元件例化語句B. CASE語句D.WHENELSE語句(D)27.下面哪一個可以用作VHDL中的合法的實體名:A. ORB.VARIABLEC. SIGNALD.OUT1(B)28.下列關(guān)干CASE語句的說法不正確的是：A.條件句中的選擇值或標(biāo)識符所代表的值必須在表達(dá)式的取值范圍內(nèi)B. CASE語句中必須要有WHENOTHERS=>NULLC. CASE語句中

8、的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn)D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條(D)29.VHDL中，為目標(biāo)變量賦值符號是：A.=:B.=C.<=D.:=(B)30.VHDL語言是一種結(jié)構(gòu)化設(shè)計語言，一個設(shè)計實體(電路模塊)包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述:A.器件外部特性C.器件的綜合約束B.器件的內(nèi)部功能D.器件外部特性與內(nèi)部功能。(A)31.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過A實現(xiàn)其邏輯功能：A.可編程乘積項邏輯B.查找表(LUT)C.輸入緩沖D.輸出緩沖(C)32.大規(guī)模可編程器件主要有FPGA、CPLD兩類

9、，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是：A. FPGA是基吁二乘積項結(jié)構(gòu)的可編程邏輯器件B. FPGA是全稱為復(fù)雜可編程邏輯器件C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)(D)33.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是：A. CPLD是基吁二查找表結(jié)構(gòu)的可編程邏輯器件；B. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C.早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來；D.在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)；(D)34.下列標(biāo)

10、識符中，哪個是不合法的標(biāo)識符：A.State。B.9moonC. Not_Ack_0D.signal(D)35.下列4個VHDL標(biāo)識符中正確的是：A.10#128#B.16#E#E1C.74HC124D.X_16(D)36,基于VHDL設(shè)計的仿真包括有門級時序仿真、行為仿真、功能仿真和前端功能仿真這四種，按照自頂向下的設(shè)計流程，其先后順序應(yīng)該是：A.B.C.D.(_B_)37.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入一一綜合一適配一一編程下載一硬件測試：功能仿真時序仿真邏輯綜合配置引腳鎖定A.B.C.D.(一)38.關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：

11、A.2#1111_1110#B.8#276#C.10#170#D.16#E#E1(B_)39.下列語句中，不屬于并行語句的是：A.進(jìn)程語句B.CASE語句C.元件例化語句D.WHENELSE語句(D)40.在VHDL語言中，下列對進(jìn)程語句的結(jié)構(gòu)及語法規(guī)則描述中，不正確的是:A.PROCESS為一無限循環(huán)語句B.敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動C.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D.進(jìn)程由說明語句部分、并行語句部分和敏感信號參數(shù)表三部分組成(C)41.進(jìn)程中的信號賦值語句，其信號更新是：A.按順序完成B.比變量更快完成C.在進(jìn)程的最后完成D.都不對二、名詞解釋題寫出

12、下列縮寫的中文(或者英文)含義FPGAVHDLHDLCPLDPLDGALLABCLBLUTEDARTLASIC三、簡答題1 .簡述信號與變量的區(qū)別2 .描述VHDL語言程序的基本結(jié)構(gòu)，并簡述各部分的功能3 .描述可編程邏輯器件的類型，并簡要描述其特點(diǎn)4 .比較FPGA與CPLD的異同5 .簡述變量、信號和端口的區(qū)別6 .簡述FPGA的系統(tǒng)結(jié)構(gòu)7 .簡述CPLD的系統(tǒng)結(jié)構(gòu)四、程序填空題1 .以下程序是十進(jìn)制計數(shù)器的VHDL描述，試補(bǔ)充完整。LIBRARYIEEE;USEIEEE.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:IN

13、STD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDCNT10;ARCHITECTUREbhvOFISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)IFTHEN-邊沿檢測IFQ1>10THENQ1<=(OTHERS=>'0');-置零ELSEQ1<=Q1+1;-力口1ENDIF;ENDIF;ENDPROCESS;-輸出ENDbhv;2 .以下程序是BCD碼表示099計數(shù)器的VHDL描述，試補(bǔ)充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_

14、1164.ALL;USE;ENTITYcnt100bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);-計數(shù)輸出cout:outstd_logic);-進(jìn)位輸出ENDENTITYcnt100b;bhvofcnt100bisBEGINPROCESS(clk,rst,en)cqi:std_logic_vector(7downto0);BEGINifrst='1'thencqi:=;-計數(shù)器清零elseifthen-上升沿判斷ifen='1'thenifcqi(3downto0)<&qu

15、ot;1001"then-比較低4位-計數(shù)加1elseifcqi(7downto4)<"1001"then-比較高4位cqi:=cqi+16;elsecqi:=(others=>'0');endif;cqi():=0000”;-低4位清零endif;endif;endif;ifcqi=1"then-判斷進(jìn)位輸出cout<='1'elsecout<='0'endif;ENDPROCESS;ENDARCHITECTUREbhv;3.以下程序是多路選擇器的VHDL描述，試補(bǔ)充完整。LIBR

16、ARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxISPORT(sel:STD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);丫：STD_LOGIC_VECTOR(7DOWNTO0);ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy<=Awhensel='1'END;4.以下程序是10/4線優(yōu)先編碼器的VHDL描述，試補(bǔ)充完整。LIBRARYIEEE;USEIEEEALL;ENTITYcoderISPORT(din:INSTD_LOGIC_VECTOR();output:ST

17、D_LOGIC_VECTOR(3DOWNTO0);ENDcoder;ARCHITECTUREbehavOFISSIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS()BEGINIF(din(9)='0')THENSIN<="1001"ELSIF()THENSIN<="1000"SIN <= "0111"SIN <= "0110"SIN <= "0101"SIN <= "0100"

18、SIN <= "0011"SIN <= "0010"SIN <= "0001"ELSIF(din(7)='0')THENELSIF(din(6)='0')THENELSIF(din(5)='0')THENELSIF(din(4)='0')THENELSIF(din(3)='0')THENELSIF(din(2)='0')THENELSIF(din(1)='0')THENELSE;,ENDPROCESS;,E

19、NDbehav;五、程序分析題1.以下程序是四選一數(shù)據(jù)選擇器的VHDL描述，請分析程序并畫出原理圖或詳述其功能LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmulti_4vISPORT(S:INSTD_LOGIC_VECTOR(1DOWNTO0);A,B,C,D:INSTD_LOGIC;Y:OUTSTD_LOGIC);ENDmulti_4v;ARCHITECTUREaOFmulti_4vISBEGINPROCESSBEGINIF(S="00")THENY <=A;ELSIF(S="01")THENY &l

20、t;=B;ELSIF(S="10")THENY <=C;ELSIF(S="11")THENY<=D;ENDIF;ENDPROCESS;ENDa;2下面是同步清零可逆計數(shù)器的程序，請分析程序并畫出原理圖或詳述其功能LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcountudISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;dire:INSTD_LOGIC;q:BUFFERSTD_LOGIC_VECTOR(7DOW

21、NTO0);ENDcountud;ARCHITECTUREaOFcountudISBEGINPROCESS(clk)BEGINIFclk'eventANDclk='1'THENIFclr='0'THENq<="00000000"ELSIFdire='1'THENq<=q+1;ELSEq<=q-1;ENDIF;ENDIF;ENDPROCESS;ENDa；3.以下程序是上升沿計數(shù)器的VHDL描述，請分析程序并畫出原理圖或詳述其功能LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL

22、;ENTITYthreeISPORT(clk,d:INSTD_LOGIC;Dout:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFthreeISSIGNALtmp:STD_LOGIC;BEGINP1:PROCESS(clk)BEGINIFrising_edge(clk)THENTmp<=d;dout<=tmp;ENDIF;ENDPROCESSP1;ENDbhv;六、程序閱讀理解題1 .以下程序能實現(xiàn)加和減功能的計數(shù)器，請在劃線空白處注釋該句的功能Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_

23、unsigned.all;Entityup_downisPort(clk,rst,en,up:instd_logic;Sum:outstd_logic_vector(2downto0);Cout:outstd_logic);Endup_down;Architectureaofup_downisSignalcount:std_logic_vector(2downto0);BeginProcess(clk,rst)BeginIfrst='0'thenCount<=(others=>'0');Elsifrising_edge(clk)thenIfen=&#

24、39;1'thenCaseupisWhen'1'=>count<=count+1;Whenothers=>count<=count-1;Endcase;Endif;Endif;Endprocess;Sum<=count;and count=0) els(Cout<='1'whenen='1'and(up='1'andcount=7)or(up='0，0'Enda;2 .仔細(xì)閱讀下列程序，回答問題LIBRARYIEEE;-1USEIEEE.STD_LOGIC_1164.ALL;-2ENTITYLED7SEGIS-3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);-4CLK:INSTD_LOGIC;-5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0);-6ENDLED7SEG;-7ARCHITECTUREoneOFLED7SEGIS-8SIGNALTMP:STD_LOGIC;-9