數字邏輯基礎-第04章學習教案

1、數字邏輯數字邏輯(lu j)基礎基礎-第第04章章第一頁，共21頁。例：例： 設計一個設計一個8位移位寄存器，具有上述全部位移位寄存器，具有上述全部(qunb)功能。功能。 步驟步驟1 規(guī)劃電路框架規(guī)劃電路框架 若按整體設計電路，則規(guī)模大，難以進行：若按整體設計電路，則規(guī)模大，難以進行： 輸入輸入(shr)變量共變量共11個；個； 寄存器寄存器8個（狀態(tài)代為碼個（狀態(tài)代為碼8位，激勵函數的變量將達到位，激勵函數的變量將達到19個）。個）?，F按位設計，最后級連成完整的電路?，F按位設計，最后級連成完整的電路。 Fm：觸發(fā)器及相關：觸發(fā)器及相關(xinggun)電路；電路；clk：移位脈沖；：移位脈

2、沖；P ： 移位方向控制端，即移位方向控制端，即dir。d ： 待移位數據的第待移位數據的第m位，位，W： 待移位數據的加載脈沖，即待移位數據的加載脈沖，即load。Q ：第：第m位數據的輸出端。位數據的輸出端。 Fm 觸發(fā)器及相關電路 Bi clk P W d Q BO Ai AO 第第m位位(m=70)的電路框架的電路框架： 當右移時，當右移時，Fm中的數據從中的數據從AO端送出，端送出，Ai端的數據進入觸發(fā)器，此時端的數據進入觸發(fā)器，此時BO、Bi端不用；端不用； 當左移時，當左移時，Fm中的數據從中的數據從BO端送出，端送出，Bi端的數據進入觸發(fā)器，此時端的數據進入觸發(fā)器，此時AO、A

3、i端不用。端不用。 第1頁/共21頁第二頁，共21頁。 F7AiA0BiQ7F1AiA0BiB0Q1F0AiBiB0Q0clkdirloadxySwitchLRclkPWd7clkPd1clkPd0WWdata_indata_out圖示為用圖示為用8個個Fm模塊模塊(m kui)級連成一個級連成一個8位移位寄存器。位移位寄存器。Switch是二路數據選擇器：是二路數據選擇器： 當當P=1時，時，R點接通，點接通，y取自取自Q0，x從從F7的的Ai端進入，構成右移鏈路；端進入，構成右移鏈路； 當當P=0時，時，L點接通，點接通，y取自取自Q7，x從從F0的的Bi端進入，構成左移鏈路。端進入，構成

4、左移鏈路。 以上分析表明，本例的重點是設計以上分析表明，本例的重點是設計(shj)Fm模塊。模塊。 第2頁/共21頁第三頁，共21頁。步驟步驟(bzhu)2 建立狀態(tài)表和狀建立狀態(tài)表和狀態(tài)圖態(tài)圖 觸發(fā)器：觸發(fā)器： 存儲存儲1位，選用位，選用1個個D觸發(fā)器，觸發(fā)器， 時鐘為公共的時鐘為公共的clk。 數據輸出：直接從觸發(fā)器的數據輸出：直接從觸發(fā)器的Q端輸出。端輸出。 數據加載：利用觸發(fā)器的數據加載：利用觸發(fā)器的RD和和SD 端，端， 并配以適當的控制并配以適當的控制(kngzh)邏輯。邏輯。 數據移位：組合邏輯數據移位：組合邏輯 P、Ai 、 Bi 和現態(tài)和現態(tài)Q為輸入；為輸入； AO 、BO為

5、輸出。為輸出。 Fm 觸發(fā)器及相關電路 Bi clk P W d Q BO Ai AO 對對Fm模塊模塊(m kui) （見右圖），規(guī)劃如下：（見右圖），規(guī)劃如下：（1）Fm模塊的數據加載設計：模塊的數據加載設計：由由R-S觸發(fā)器的激勵方程，可求出其邏輯關系：觸發(fā)器的激勵方程，可求出其邏輯關系：DDRWdSWd電路見右圖。電路見右圖。DQQclkQRDSD 1 1Wd（2）Fm模塊的數據移位設計：模塊的數據移位設計：即要求出即要求出D觸發(fā)器的激勵。見下頁。觸發(fā)器的激勵。見下頁。接數據移位控制接數據移位控制數據加載數據加載控制部分控制部分第3頁/共21頁第四頁，共21頁。DQQ 1clkBoAo

6、BiAiPQRDSD 1 1Wd數據移位數據移位控制部分控制部分數據加載數據加載控制部分控制部分數據移位控制部分數據移位控制部分(b fen)的狀態(tài)真值表：的狀態(tài)真值表：功功能能輸入、現態(tài)輸入、現態(tài)P Ai Bi Q次態(tài)次態(tài)Qn+1激勵激勵D輸出輸出AOBO左左移移0 0 0 000 00 0 0 100 10 0 1 011 00 0 1 111 10 1 0 000 10 1 0 100 00 1 1 011 10 1 1 111 0右右移移1 0 0 0000 1 0 0 1001 1 0 1 0000 1 0 1 1001 1 1 0 0110 1 1 0 1111 1 1 1 011

7、0 1 1 1 1111 用卡諾圖化簡狀態(tài)用卡諾圖化簡狀態(tài)(zhungti)真值表，得：真值表，得：,iiOODPAPBAQBQ電路見上面的數據移位電路見上面的數據移位(y wi)控控制部分。制部分。第4頁/共21頁第五頁，共21頁。（3）切換電路）切換電路(dinl) Swtich 的設計的設計 由多路數據選擇邏輯關系得：由多路數據選擇邏輯關系得： 07ydir Qdir Q步驟步驟6 設計設計(shj)結果仿真結果仿真 （1） 用用MAX+plus創(chuàng)建創(chuàng)建(chungjin)Fm功能模塊功能模塊 繪出電路繪出電路 制作成用戶功能模塊制作成用戶功能模塊 第5頁/共21頁第六頁，共21頁。（2

8、） 調用調用(dioyng)功能模塊實現完整電路功能模塊實現完整電路 （3） 仿真仿真(fn zhn) 第6頁/共21頁第七頁，共21頁。定時器的功能定時器的功能 在收到外部的啟動信號在收到外部的啟動信號(xnho)時，立即開始計時；時，立即開始計時； 當達到指定的時間時，立即發(fā)出當達到指定的時間時，立即發(fā)出“時間到時間到” 信息。信息。定時定時(dn sh)原理原理 統(tǒng)計統(tǒng)計clk脈沖到來的個數，定時脈沖到來的個數，定時(dn sh)時間的長短與時間的長短與clk的個數成正比。的個數成正比。定時器的電路框架定時器的電路框架clk 工作時鐘、計數器的計數脈沖。工作時鐘、計數器的計數脈沖。Sta

9、rt 啟動脈沖。上升沿將計數器清為啟動脈沖。上升沿將計數器清為0，并啟動計數，并啟動計數data_in 二進制時間常數值。決定定時時間的長短。二進制時間常數值。決定定時時間的長短。load 時間常數加載脈沖。上升沿將數據時間常數加載脈沖。上升沿將數據 data_in 加載到鎖存器。加載到鎖存器。time_up “定時時間到定時時間到”輸出。定時到跳為低電平；再次啟動返回高電平。輸出。定時到跳為低電平；再次啟動返回高電平。 start clk time_up load data_in 數據鎖存器 計數器 數值比較器 啟動電路 第7頁/共21頁第八頁，共21頁。電路工作過程電路工作過程（1） 加載

10、時間常數到數據鎖存器，決定定時時間的長短。加載時間常數到數據鎖存器，決定定時時間的長短。 時間常數時間常數=定時時間定時時間clk的周期的周期（2）發(fā)出啟動脈沖）發(fā)出啟動脈沖start，激活啟動電路從，激活啟動電路從0開始開始(kish)計數。計數。（3）計數過程中，計數值與時間常數在數值比較器中比較，一旦相同，）計數過程中，計數值與時間常數在數值比較器中比較，一旦相同， time_up立即下跳，將使：立即下跳，將使： 令計數器停止計數，計數值被凍結在當前值上；令計數器停止計數，計數值被凍結在當前值上； 令啟動電路進入等待狀態(tài)。只有再次啟動，才能激活定時。令啟動電路進入等待狀態(tài)。只有再次啟動，

11、才能激活定時。若在定時中途加載時間常數，則立即按新的時間常數重新定時。若在定時中途加載時間常數，則立即按新的時間常數重新定時。 例例 用用MSI（中規(guī)模（中規(guī)模(gum)集成電路）實現一個集成電路）實現一個8位定時器，定時時間范圍為位定時器，定時時間范圍為 0255s。 （1） 芯片芯片(xn pin)選擇選擇 計數器。計數器。 選選4位二進制同步計數器位二進制同步計數器74HC163CLR1CLK23A4BVCCRCOQAQB16151413C5D67ENP8GNDQCQDENTLDN1211109第8頁/共21頁第九頁，共21頁。管腳功能管腳功能功能功能CLK計數時鐘，上升沿有效計數時鐘，

12、上升沿有效CLRN同步清零，在同步清零，在CLRN=0期間，期間，CLK的上升沿使計數值清為零的上升沿使計數值清為零ENPENP=1允許計數，允許計數，ENP=1停止計數停止計數ENTENT=1允許計數，允許計數，ENT=1停止計數，且禁止輸出進位脈沖停止計數，且禁止輸出進位脈沖D、C、B、A計數起始值輸入計數起始值輸入LDN起始值同步同步加載脈沖。在起始值同步同步加載脈沖。在LDN=0期間，期間，CLK的上升沿將的上升沿將DCBA值加載到計數器值加載到計數器QD、QC、QB、QA計數值輸出計數值輸出RCO進位位輸出。當計數值為進位位輸出。當計數值為1111時，時，RCO=1，其余值時其余值時

13、RCO=074HC163的管腳功能的管腳功能(gngnng)：8位數據鎖存器位數據鎖存器 選選74HC374。 D7D0：數據輸入：數據輸入(shr)端；端； CLK： 上升沿加載數據上升沿加載數據D7D0 Q7Q0：數據輸出端：數據輸出端 OEN： 0：允許數據輸出；：允許數據輸出； 1：禁止輸出（輸出端呈高阻態(tài)）：禁止輸出（輸出端呈高阻態(tài)）OEN1Q023D04D1VCCQ7D7D620191817D27D389Q310GNDD5D4Q4CLK14131211Q15Q616Q26Q515第9頁/共21頁第十頁，共21頁。 8位數值位數值(shz)比較器比較器 選選74HC688。 當兩組輸

14、入當兩組輸入P7P0和和Q7Q0上的數據相等時：上的數據相等時： 若若GN=0，則，則EQUALN=0； 若若GN=1，則，則EQUALN=1。 GN1P023Q04P1VCCEQUALNQ7P720191817Q27P389Q310GNDQ5P5Q4P414131211Q15Q616P26P615（2） 電路電路(dinl)構成構成 時間常數時間常數(sh jin chn sh)加載與鎖加載與鎖存部分存部分計數部分計數部分數值比較部分數值比較部分啟動啟動部分部分第10頁/共21頁第十一頁，共21頁。工作過程：工作過程： 8位二進制計數位二進制計數 兩片兩片74HC163級連級連 而成。而成。

15、 時間常數存儲時間常數存儲(cn ch) 由由74HC374存儲存儲(cn ch) ，存儲，存儲(cn ch)的數據與計數值不停的數據與計數值不停地比較地比較 計數值與時間常數比較計數值與時間常數比較 由由74HC688執(zhí)行。執(zhí)行。 第一組比較輸入端接收計數值第一組比較輸入端接收計數值Q7Q0； 第二組比較輸入端接收時間常數第二組比較輸入端接收時間常數P7P0。 一旦計數到達一旦計數到達Q7Q0=P7P0，EQUALN立即為立即為0 傳到計數允許控制端傳到計數允許控制端ENP，使計數停止，且凍結計數值；，使計數停止，且凍結計數值； 計數值被凍結，計數值被凍結，EQUALN繼續(xù)保持為繼續(xù)保持為0

16、。 啟動啟動 由啟動電路向由啟動電路向74HC163的的CLRN端發(fā)送一低電平，端發(fā)送一低電平，Q7Q0=0 Q7Q0P7P0，EQUALN=1，凍結被解除，凍結被解除 74HC163的計數得以允許。的計數得以允許。第11頁/共21頁第十二頁，共21頁。（3） 計數啟動計數啟動(qdng)脈沖產生電路的設計脈沖產生電路的設計 任務：任務： 接收啟動輸入信號接收啟動輸入信號 start ，上升，上升(shngshng)沿有沿有效；效； 輸出計數器清輸出計數器清0脈沖脈沖clrn 。 start =1 后后 第一個第一個clk上升上升(shngshng)沿使沿使 clrn 由由1變變0； 第二個第

17、二個clk上升上升(shngshng)沿使沿使 clrn 回到回到1。 按工作時序畫出狀態(tài)圖按工作時序畫出狀態(tài)圖 采用采用Mealy型電路。型電路。 需要需要3個狀態(tài)，記為個狀態(tài)，記為A、B、C。 A：等待：等待start上跳，有上跳轉到上跳，有上跳轉到B。 B：輸出：輸出0，下一，下一clk上跳時上跳時 start=0 轉到轉到A； start=1 轉到轉到C，待，待start = 0 再轉到再轉到A。 C：等待：等待start下跳，轉到下跳，轉到A，啟動完成。，啟動完成。 start clrn clk AB1/00/1C0/11/10/11/1D0/11/1start/clrn需兩個觸發(fā)器

18、，故有需兩個觸發(fā)器，故有4個狀態(tài)。個狀態(tài)。 D為無關狀態(tài)；為無關狀態(tài)；處理狀態(tài)處理狀態(tài)D：將其轉移到：將其轉移到A態(tài)或態(tài)或C態(tài)，以解決了電路掛起或輸出錯誤態(tài)，以解決了電路掛起或輸出錯誤(cuw)問題。問題。第12頁/共21頁第十三頁，共21頁。 由狀態(tài)圖得出由狀態(tài)圖得出(d ch)(d ch)狀態(tài)表狀態(tài)表 輸入、現態(tài)輸入、現態(tài)Start y1 y0次態(tài)次態(tài)y1n+1 y0n+1激勵激勵D1 D0輸出輸出clrn0 0 00 00 010 0 10 00 010 1 00 00 010 1 10 00 011 0 00 10 101 0 11 01 011 1 01 01 011 1 11 01

19、 01現現態(tài)態(tài)次態(tài)次態(tài)/ /輸出輸出Start=0Start=1AA / 1B / 0BA / 1C / 1CA / 1C / 1DA / 1C / 1編碼編碼(bin m)：A：00B：01C：10D：1110101010(5,6,7)Dmstart ystart yDstart y yclrny y化簡化簡第13頁/共21頁第十四頁，共21頁。（4） 畫出全部電路畫出全部電路(dinl) 用用MAX+plus的圖形編輯器繪圖。的圖形編輯器繪圖。 （5 ） 電路仿真電路仿真 第14頁/共21頁第十五頁，共21頁。（1） 無公共時鐘控制信號無公共時鐘控制信號 觸發(fā)器的翻轉借助于輸入信號或電路中

20、的其它信號的改變來實現。觸發(fā)器觸發(fā)器的翻轉借助于輸入信號或電路中的其它信號的改變來實現。觸發(fā)器的翻轉又會導致電路中的有關信號改變。這種互為因果的關系如果處理不當，的翻轉又會導致電路中的有關信號改變。這種互為因果的關系如果處理不當，就會使電路不能正常工作。就會使電路不能正常工作。（2）輸入信號不允許同時變化。因控制翻轉的輸入信號來自不同的信號源，）輸入信號不允許同時變化。因控制翻轉的輸入信號來自不同的信號源，不可能嚴格對齊。觸發(fā)順序不同會導致電路進入不同的狀態(tài)。不可能嚴格對齊。觸發(fā)順序不同會導致電路進入不同的狀態(tài)。異步時序邏輯的主要優(yōu)點：異步時序邏輯的主要優(yōu)點：（1）可靈活）可靈活(ln hu)

21、地為各觸發(fā)器選擇不同的翻轉控制信號，電路得以地為各觸發(fā)器選擇不同的翻轉控制信號，電路得以簡化。簡化。（2）任何時刻只需考慮輸入信號中的一個有效，電路的描述簡單。）任何時刻只需考慮輸入信號中的一個有效，電路的描述簡單。異步時序邏輯的分類：異步時序邏輯的分類： （1）電平型異步時序邏輯電路：觸發(fā)器的翻轉受觸發(fā)信號的電平高低控）電平型異步時序邏輯電路：觸發(fā)器的翻轉受觸發(fā)信號的電平高低控制，接收作用的時間長；制，接收作用的時間長； （2）脈沖型異步邏輯時序電路：觸發(fā)器的翻轉僅在觸發(fā)信號的有關跳變）脈沖型異步邏輯時序電路：觸發(fā)器的翻轉僅在觸發(fā)信號的有關跳變沿發(fā)生，接收作用的時間短，較易把握。沿發(fā)生，接收

22、作用的時間短，較易把握。 本節(jié)僅討論脈沖異步時序邏輯電路的設計。本節(jié)僅討論脈沖異步時序邏輯電路的設計。 異步時序邏輯異步時序邏輯(lu j)的特點：的特點：第15頁/共21頁第十六頁，共21頁。例例 采用采用(ciyng)T觸發(fā)器，設計一個脈沖異步型模觸發(fā)器，設計一個脈沖異步型模5計數器。計數器。 步驟步驟1 構建構建(u jin)電路框架電路框架 x： 計數輸入脈沖，上升沿有效。計數輸入脈沖，上升沿有效。 注：注： x并非所有觸發(fā)器的時鐘。并非所有觸發(fā)器的時鐘。 y2y1y0：計數值輸出。：計數值輸出。 Z： 進位輸出。進位輸出。x模5異步脈沖型計數器zy2y1y0步驟步驟2 作原始狀態(tài)圖作

23、原始狀態(tài)圖 5個狀態(tài)，編碼直接引用計數值。用個狀態(tài)，編碼直接引用計數值。用“”表示表示(biosh)信號的上升沿。信號的上升沿。 001000 x/z010011/0/0/0100/0第16頁/共21頁第十七頁，共21頁。步驟步驟(bzhu)3 列出激勵函數、時鐘函數和輸出函數的參考真值表列出激勵函數、時鐘函數和輸出函數的參考真值表 輸入輸入x現態(tài)現態(tài)y2 y1 y0次態(tài)次態(tài)y2n+1 y1n+1 y0n+1時鐘與激勵時鐘與激勵C2 T2 C1 T1 C0 T0輸出輸出Z0 0 00 0 10 0 1 100 0 10 1 00 1 1 1 100 1 00 1 10 0 0 1 100 1

24、11 0 0 1 1 1 1 1 101 0 00 0 0 1 1 0 0 參考參考(cnko)真值真值表：表：注意：注意： C2、 C1 、 C0： 時鐘，也要求解；時鐘，也要求解； y2n+1 y1n+1 y0n+1： 不求解，列出只為不求解，列出只為 方便確定方便確定(qudng)激勵。激勵。 如何推導出時鐘與激勵值？以表中第一行為例：如何推導出時鐘與激勵值？以表中第一行為例： 問題：當問題：當x =“”時，要從現態(tài)時，要從現態(tài) 000 轉移到次態(tài)轉移到次態(tài) 001 。 推導：根據推導：根據 T 觸發(fā)器的特征觸發(fā)器的特征 （1）要保持）要保持 y2n+1=0 ， 可選方案有：可選方案有：

25、 C2 = 0，T2 =； C2=“”，T2 = 0。 （2）要保持）要保持 y1n+1=0 ， 與（與（1）同理，）同理，選方案，方案選方案，方案備用。備用。 （3）要使）要使 y0n+1由由0 翻到翻到 1，只有一種只有一種方案方案 ：C0=“”，T0 =1。 選方案，方案選方案，方案備用。備用。第17頁/共21頁第十八頁，共21頁。步驟步驟4 求激勵函數、時鐘求激勵函數、時鐘(shzhng)函數和輸出函數函數和輸出函數 關鍵：找各觸發(fā)器所需的時鐘驅動源，原則如下：關鍵：找各觸發(fā)器所需的時鐘驅動源，原則如下： 找單一的信號找單一的信號(xnho)源提供時鐘，盡量避免將幾個信號源提供時鐘，盡

26、量避免將幾個信號(xnho)組合形成時組合形成時鐘。鐘。 注意觸發(fā)的因果關系。不能把自己的時鐘引發(fā)的跳變又作為自己的時鐘注意觸發(fā)的因果關系。不能把自己的時鐘引發(fā)的跳變又作為自己的時鐘 注意利用備選方案。注意利用備選方案。輸入輸入x現態(tài)現態(tài)y2 y1 y0次態(tài)次態(tài)y2n+1 y1n+1 y0n+1狀態(tài)變化狀態(tài)變化 時鐘與激勵時鐘與激勵C2 T2 C1 T1 C0 T0輸出輸出Z0 0 00 0 10 0 0 0 0 0 1 100 0 10 1 00 0 0 1 1 1 100 1 00 1 10 1 0 1 0 0 0 1 100 1 11 0 00 0 1 1 1 1 1 101 0 00 0 0 0 0 0 0 1 1 0 0 （1）為各時鐘尋找信號源）為各時鐘尋找信號源 C0：啟用備選方案，改：啟用備選方案，改 C0 =1 、T0= 為為 C0=、T0=0，使，使C0 與與x 一致一致(yzh)。 即：即： C0 =x C1：觀察：觀察 發(fā)現，令發(fā)現，令C1 = 滿足觸發(fā)要求（因滿足觸發(fā)要求（因“”不起觸發(fā)作用）。不起觸發(fā)作用）。 即：即： C1 = C2：啟用備選方案，改：啟用備選方案，改 C2 =1 、T2= 為為 C2=、T2=0，使，使C2 與與x 一致一致(yz