山東理工大學(xué)FPFA技術(shù)及應(yīng)用卷

1、 山東理工大學(xué)FPFA技術(shù)及應(yīng)用(A)試卷紙 裝訂線.適用專業(yè)考核性質(zhì)考試閉卷命題教師考試時(shí)間100分鐘題號(hào)一二三四五六七八九十十一總分得分評(píng)閱人復(fù)核人 一、選擇題(30分)1. 哪個(gè)不是Verilog設(shè)計(jì)數(shù)字系統(tǒng)所用的思想或方法：A 模塊化 B 自上而下 C 自下而上D 面向?qū)ο?. 目前市場(chǎng)上，PLD產(chǎn)品占市場(chǎng)份額較大的供應(yīng)商是哪兩個(gè)？A Altera；Xilinx B Xilinx；Actel C Altera; Lattice D Actel；Lattice3. 綜合-網(wǎng)表，布局布線，設(shè)計(jì)輸入，時(shí)序仿真，功能仿真，編程下載。用Verilog設(shè)計(jì)數(shù)字系統(tǒng)的流程正確的是： A B C D

2、4. 用HDL硬件描述語言可對(duì)實(shí)際的數(shù)字電路進(jìn)行不同級(jí)別的抽象行為級(jí)，RTL級(jí)，門級(jí)，開關(guān)級(jí)。級(jí)別從高到低的次序是：A B C D 5.在Verilog 模塊中有三種方法可以生成可綜合的邏輯電路，他們是以下方法中的哪三個(gè)？assign（連續(xù)賦值語句），initial(過程塊)，always(過程塊)， 元件的實(shí)例調(diào)用A B C D 6. 以下說法正確的是：A 鎖存器與時(shí)鐘邊沿有關(guān) B 觸發(fā)器與時(shí)鐘電平有關(guān)C 觸發(fā)器能存數(shù)，而三態(tài)門不能存數(shù) D 有限狀態(tài)機(jī)的類型與狀態(tài)數(shù)有關(guān)7. 仿真開發(fā)軟件中功能詞 Compilation， Simulation， Synthesis， Place &

3、Route。中英詞正確對(duì)應(yīng)是：A 編譯、綜合、仿真、布局布線 B 綜合、編譯、仿真、布局布線C 綜合、編譯、仿真、布局布線 D 編譯、仿真、綜合、布局布線8. 語句 $display(“result=%b”,5b01110 | 5b10011) 顯示正確的是哪一項(xiàng)？A result=b11111 B result=11111 C 11111 D %b111119. 語句 $display(“result=%b”,!(4'b1010 | 4'b1000) 顯示正確的是哪一項(xiàng)？A result=b0 B result=0 C result=b1 D result=110.若a=4&

4、#39;b1100，b=4'b1101，則 $display(“result=%b”,a,b,a+b) 顯示正確的是哪一項(xiàng)？A B result=111111011111 C result=110011001 D result=00011011001二、簡述CPLD和FPGA的區(qū)別（10分） 共 4 頁 第 1頁山東理工大學(xué)FPFA技術(shù)及應(yīng)用(A)試卷紙（A）卷 2012-2013 學(xué)年第 二 學(xué)期 班級(jí)： 姓名： 學(xué)號(hào)：裝訂線. 三、根據(jù)功能模塊寫出Verilog描述（20分）1、由模塊blk1和blk2組成blk邏輯功能模塊，分別用Verilog描述各模塊(忽略邏輯部分)。blk1

5、blk2abcdxyzblkin1in2out2、分別用assign 語句(連續(xù)賦值語句)、門級(jí)元件的實(shí)例調(diào)用、always 塊(過程塊)，寫出以下邏輯電路的三種Verilog描述模塊。 outabcdtimescale 1ns/1nsmodule top_alu;wire 7:0 out;reg 2:0 op;reg 7:0 d1,d2;initialbegind1=8h3a;d2=8h4d;op=3b010;#10 $display(“ouput=%d”,out);#10 $stop;endalum(out,op,d1,d2);endmodule四、寫出仿真如下top_alu模塊后屏幕上應(yīng)

6、顯示的信息： _（10分）define plus 3'd0define minus 3'd1define band 3'd2define bor 3'd3define unegate 3'd4module alu (out,opcode,a,b);output 7:0 out;input 2:0 opcode;input 7:0 a,b;reg 7:0 out;always (opcode or a or b)begincase(opcode)plus: out=a+b;minus: out=a-b;band: out=a&b;bor: out=

7、a|b;unegate: out=a;default: out=8'hx;endcaseendendmodule 共 4 頁 第 2 頁山東理工大學(xué)FPFA技術(shù)及應(yīng)用(A)試卷紙（A）卷 2012-2013 學(xué)年第 二 學(xué)期 班級(jí)： 姓名： 學(xué)號(hào)： 裝訂線.五、 根據(jù)要求設(shè)計(jì)邏輯電路（30分）1. 設(shè)計(jì)檢測(cè)串行序列的可綜合邏輯電路，x為串行序列輸入，clk為時(shí)鐘輸入，rst為復(fù)位，要求當(dāng)檢測(cè)到x為1101時(shí)z輸出高電平脈沖（不考慮重疊出現(xiàn)的情況）。畫出狀態(tài)圖，寫出verilog描述。 xclkrstz2用Verilog設(shè)計(jì)實(shí)現(xiàn)以下時(shí)序要求的可綜合邏輯電路模塊和測(cè)試模塊。clk為時(shí)鐘輸入，rst為復(fù)位；d1、d2、d3分別為輸出。 clkd1d2d3reset 共4 頁 第 3 頁山東理工大學(xué)FPFA技術(shù)及應(yīng)用(A)試卷紙（A）卷 2012-2013 學(xué)年第 二 學(xué)期 班級(jí)： 姓名： 學(xué)號(hào)： 裝訂線.3、設(shè)計(jì)帶使能ena信號(hào)的3：8譯碼器，真值表如下，寫出Verilog描述： enaa2:0Y7:0