第2章 計算機(jī)邏輯部件

1、1第2章 計算機(jī)的邏輯部件u技能（邏輯層面和電路層面）分析邏輯電路設(shè)計邏輯電路數(shù)字邏輯電路（數(shù)字電子技術(shù)）數(shù)字邏輯布爾代數(shù)門電路組合邏輯電路時序邏輯電路u組合電路：任何時刻電路的輸出僅取決于該時刻的輸入。u時序電路：該電路的輸出不僅與該時刻輸入有關(guān)，而且還依賴于過去的狀態(tài)。數(shù)字邏輯電路組合邏輯電路時序邏輯電路數(shù)字邏輯電路時序電路 = 組合電路 + 觸發(fā)器（記憶電路狀態(tài)）邏輯代數(shù)（布爾代數(shù)）邏輯代數(shù)（布爾代數(shù)）邏輯代數(shù)的表示真值表、邏輯函數(shù)、邏輯圖、波形圖、卡諾圖邏輯代數(shù)的化簡公式化簡：邏輯代數(shù)的公式、定理卡諾圖化簡組合邏輯電路組合邏輯電路門電路門電路晶體管晶體管觸發(fā)器觸發(fā)器時序邏輯電路時序邏輯

2、電路數(shù)字邏輯的知識層次晶體管晶體管雙極型雙極型MOSMOS管管TTLTTL型型ECLECL型型速度很快、功耗大、容量小速度很快、功耗大、容量小PMOSPMOSNMOSNMOS功耗小、容量大功耗小、容量大ECL:ECL:發(fā)射集耦合邏輯電路的簡稱發(fā)射集耦合邏輯電路的簡稱CMOS晶體管晶體管目前主要使用目前主要使用雙雙極極型型MOSMOS管管門電路門電路10 當(dāng)當(dāng)EN=0時，時，Y=A； 當(dāng)當(dāng)EN=1時，輸出與輸入呈現(xiàn)高電阻隔離。時，輸出與輸入呈現(xiàn)高電阻隔離。A輸入端輸入端Y輸出端輸出端EN使能端使能端2.1.1 2.1.1 三態(tài)電路三態(tài)電路2.1 2.1 計算機(jī)中常用的組合邏輯電路計算機(jī)中常用的組

3、合邏輯電路11三態(tài)門的用途u異或是一種二變量邏輯運算，當(dāng)兩個變量取值相同時，邏輯函數(shù)值為異或是一種二變量邏輯運算，當(dāng)兩個變量取值相同時，邏輯函數(shù)值為0 0；當(dāng)；當(dāng)兩個變量取值不同時，邏輯函數(shù)值為兩個變量取值不同時，邏輯函數(shù)值為1 1。u異或的邏輯表達(dá)式為：異或的邏輯表達(dá)式為：u異或也可寫成與或非的形式：異或也可寫成與或非的形式：BAL1100(b)BA0A B10101(a)01L=A=1+AB+ B BABABAL122.1.2 2.1.2 異或門及其應(yīng)用異或門及其應(yīng)用1）可控數(shù)碼原/反碼輸出異或門一端為控制端，為0/1時，控制另一端輸出為原/反碼。異或門的應(yīng)用圖2.5異或門的功能表和邏輯圖

4、圖2.6四位原/反碼輸出電路2）半加器）半加器真值表與一位二進(jìn)制加法相同真值表與一位二進(jìn)制加法相同圖2.5異或門的功能表和邏輯圖153）數(shù)碼比較器B3A3 B2A2 B1A1 B0A0Y1f=0當(dāng)Ai=Bi,即每對A、B都相等時f=1當(dāng)Ai Bi,即每對A、B都不相等時164）奇偶校驗電路圖2.8八位奇偶檢測電路 （八位中有奇數(shù)個1，則F=1）172.1.3 2.1.3 加法器加法器半加器的功能表和邏輯圖不考慮進(jìn)位輸入時，稱為半加。 18全加器電路 考慮進(jìn)位輸入考慮進(jìn)位輸入CiCi，AiAi與與BiBi相加，得一位結(jié)果相加，得一位結(jié)果FiFi及一位進(jìn)位及一位進(jìn)位Ci+1Ci+1即得邏輯代數(shù)表達(dá)

5、式：即得邏輯代數(shù)表達(dá)式：Fi=f(Ai,Bi,Ci) CFi=f(Ai,Bi,Ci) Ci+1i+1=f(Ai,Bi,Ci)=f(Ai,Bi,Ci)電路設(shè)計過程：電路設(shè)計過程：AiBiCiCi+1Fi0000111100110011010101010001011101101001Fi=Ai + Bi + CiCi+1=AiBi + （Ai + Bi ）Ci真值表 布爾函數(shù)式19全加器的邏輯功能和：和：F Fi i= A= Ai i B Bi i C Ci i（A A、B B、C C三個輸入中有三個輸入中有奇數(shù)個奇數(shù)個1 1，和，和F F才為才為1 1）C Ci+1i+1= = A Ai iB

6、Bi i( (A Ai iB Bi i)C)Ci iA A、B B全為全為1 1（左邊與）或（左邊與）或A A、B B 中有一個為中有一個為1 1但同但同時時CiCi為為1 1（右邊），進(jìn)位（右邊），進(jìn)位輸出輸出C Ci+1i+1才為才為1 1）全加器的邏輯圖（兩個半加器）20位間進(jìn)位是串行的，F(xiàn)i的形成必須等Ci的到來圖2.11 串行進(jìn)位加法器21u超前進(jìn)位加法器對加法器的進(jìn)位信號做快速處理加到第i位的進(jìn)位輸入信號是兩個加數(shù)第i位以前各位（0 j-1）的函數(shù)，可在相加前由A,B兩數(shù)確定。u對進(jìn)位公式的分析(化簡)Fn= Xn Yn CnCn+1= Xn Yn (Xn Yn ) Cn22u得出

7、：得出： C C1 1=X=X0 0Y Y0 0+(X+(X0 0+Y+Y0 0)C)C0 0 C C2 2=X=X1 1Y Y1 1+(X+(X1 1+Y+Y1 1)C)C1 1 = =X X1 1Y Y1 1+(X+(X1 1+Y+Y1 1)X)X0 0Y Y0 0+(X+(X1 1+Y+Y1 1)(X)(X0 0+Y+Y0 0)C)C0 0 C C3 3=X=X2 2Y Y2 2+(X+(X2 2Y Y2 2)X)X1 1Y Y1 1 +(X+(X2 2Y Y2 2)(X)(X1 1+Y+Y1 1)X)X0 0Y Y0 0 +(X +(X2 2Y Y2 2)(X)(X1 1+Y+Y1 1

8、)(X)(X0 0+Y+Y0 0)C)C0 023u定義Pi和Gi函數(shù)Pi= Xi+YiGi= XiYiP：Carry Propagate functionG：Carry Generate Function24uPi的邏輯含義： Pi= Xi+Yi當(dāng)Pi=1時，如果低位有進(jìn)位，本位將產(chǎn)生進(jìn)位，即當(dāng)Pi=1時，低位傳送過來的進(jìn)位能越過本位而向更高位傳送。Pi 稱為傳送進(jìn)位或條件進(jìn)位uGi的邏輯含義： Gi= XiYi若本位兩個輸入均為1，必產(chǎn)生進(jìn)位，與低位進(jìn)位無關(guān)，又稱本地進(jìn)位。25u得到進(jìn)位產(chǎn)生公式Ci+1= Gi +Pi Ciu代入公式得：C1= G0 +P0 C0C2= G1 +P1 G0

9、+ P1 P0 C0C3= G2 + P2 G1 + P2 P1 G0+ P2 P1 P0 C0C4= G3 + P3 G2 +P3 P2 G1 + P3 P2 P1 G0 + P3 P2 P1 P0 C026u變換得 Ci+1= Gi +Pi Ci= GiPi+GiCi= Pi+GiCiC1=P0+G0C0C2=P1+G1P0+G1G0C0C3=P2+G2P1+ G2G1P0+G2G1G0C0C4=P3+G3P2+G3G2P1+G3G2G1P0+G3G2G1G0C0u根據(jù)上式可畫得根據(jù)上式可畫得“超前進(jìn)位產(chǎn)生電路超前進(jìn)位產(chǎn)生電路”及四位及四位超前進(jìn)位加法器的邏輯圖如圖超前進(jìn)位加法器的邏輯圖如

10、圖2.122.12。28u用四片“四位加法”電路可組成16位ALU。如下圖片內(nèi)進(jìn)位是快速的，但片間進(jìn)位是逐片傳遞的，因此總的形成時間還是是比較長的。如果把16位ALU中的每四位作為一組，用類似位間快速進(jìn)位的方法來實現(xiàn)16位ALU（四片ALU組成），那么就能得到16位快速ALU。推導(dǎo)過程如下：29C16 C12 C8 C4分析：組內(nèi)并行、組間并行分析：組內(nèi)并行、組間并行 設(shè)設(shè)1616位加法器，位加法器，4 4位一組，分為位一組，分為4 4組：組：4位位4位位4位位4位位 第第4組組 第第3組組 第第2組組 第第1組組C16 C13 C12 C9 C8 C5 C4 C1C030 1 1）第）第1

11、1組進(jìn)位邏輯式組進(jìn)位邏輯式 組內(nèi)：組內(nèi)： C1 = G1 + P1C0 C2 = G2 + P2G1 + P2P1C0 C3 = G3 + P3G2 + P3P2G1 + P3P2P1C0 組間：組間： C4 = G4 + P4G3 + P4P3G2 + P4P3P2G1 + P4P3P2P1C0GIPI所以所以 C CI I = G = GI I + P + PI IC C0 0組間進(jìn)位傳遞函數(shù)組間進(jìn)位產(chǎn)生函數(shù)31 2 2）第）第2 2組進(jìn)位邏輯式組進(jìn)位邏輯式 組內(nèi)：組內(nèi)： C5 = G5 + P5CI C6 = G6 + P6G5 + P6P5CI C7 = G7 + P7G6 + P7P

12、6G5 + P7P6P5CI 組間：組間： C8 = G8 + P8G7 + P8P7G6 + P8P7P6G5 + P8P7P6P5CIGP所以所以 C C = G = G + P + PC CI I32 3 3）第）第3 3組進(jìn)位邏輯式組進(jìn)位邏輯式 組內(nèi)：組內(nèi)： C9 = G9 + P9C C10 = G10 + P10G9 + P10P9C C11 = G11 + P11G10 + P11P10G9 + P11P10P9C 組間：組間： C12 = G12 + P12G11 + P12P11G10 + P12P11P10G9 + P12P11P10P9CGP所以所以 C C = G =

13、G + P + P C C33 4 4）第）第4 4組進(jìn)位邏輯式組進(jìn)位邏輯式 組內(nèi)：組內(nèi)： C13 = G13 + P13C C14 = G14 + P14G13 + P14P13C C15 = G15 + P15G14 + P15P14G13 + P15P14P13C 組間：組間： C16 = G16 + P16G15 + P16P15G14 + P16P15P14G13 + P16P15P14P13CGP所以 C = G + PC 345 5）各組間進(jìn)位邏輯）各組間進(jìn)位邏輯CI = GI + PIC0C = G + PCIC = G + P CC = G + PC = G + PGI +

14、PPIC0 = G + P G + P PGI + P PPIC0 = G + P G + PP G+ P P PGI + PP PPIC0 35組間的超前進(jìn)位產(chǎn)生電路（組間進(jìn)位鏈）36CoCCoC組間進(jìn)位鏈組間進(jìn)位鏈A8. . . . A5 B8 . . . . B5A4 . . . . A1 B4 . . . . B1A12 . . . . A9 B12 . . . . B9A16 . . . . A13 B16 . . . . B13G P G P G P GI PI C3 1C15 13 C11 9 C7 5 C C CI A8. . . . A5 B8 . . . . B5A4 .

15、. . . A1 B4 . . . . B1A12 . . . . A9 B12 . . . . B9A16 . . . . A13 B16 . . . . B13G P G P G P GI PI C3 1 C C CI C15 13 C11 9 C7 5 41161312985圖2.14 16位快速ALU3774181: 74181: 實現(xiàn)算術(shù)邏輯運算及實現(xiàn)算術(shù)邏輯運算及組內(nèi)并行組內(nèi)并行。7418274182：接收了組間的輔助函數(shù)后，產(chǎn)生組間：接收了組間的輔助函數(shù)后，產(chǎn)生組間 的并行進(jìn)位信號的并行進(jìn)位信號C CIIIIII 、C CIIII 、C CI I，分，分 別將其送到各小組的加法器

16、上別將其送到各小組的加法器上一個一個1616位的位的ALUALU部件，要實現(xiàn)組內(nèi)并行，組間并行運部件，要實現(xiàn)組內(nèi)并行，組間并行運算。所需器件為：算。所需器件為：7418174181芯片四塊，芯片四塊，7418274182一塊。一塊。GIIIPIIIGIIPIIGIPIGIVPIV 7418274181741817418174181CIIICIICIC0CIV38u用兩個16位組間超前進(jìn)位部件（74182）和八個74181可級連組成的32位ALU電路u用四個16位組間超前進(jìn)位部件（74182）和十六個74181可級連組成的64位ALU電路402.1.4 譯碼器u譯碼：把某組編碼翻譯為唯一的輸出，

17、實際應(yīng)用中要用到的有地址譯碼器和指令譯碼器。u譯碼器：有24譯碼器、38譯碼器（8選1譯碼器）和416譯碼器（即16選1譯碼器）等多種。41 二輸入四輸出譯碼器42u例如：38譯碼器，即8選1譯碼器的輸入信號有三個：C、B、A（A為低位），三位二進(jìn)制數(shù)可組成8個不同數(shù)字，因此可分別選中輸出Y0 到Y(jié)7的某一個輸出故稱為 8選1譯碼器。在資料手冊中的型號為74138。43u下圖分別為譯碼器引腳圖和輸入輸出真值表其中：G1、G2A、G2B為芯片選擇端，G1高電平有效，而G2A、G2B為低電平有效。44Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA74LS138輸 入 輸 出C B A Y7

18、 Y6 Y5 Y4 Y3 Y2 Y1 Y0000011110011001101010101111111101111110111111011111101111110111111011111101111110111111145 兩塊三輸入變量譯碼器擴(kuò)展成四輸入譯碼器 462.1.5 數(shù)據(jù)選擇器u邏輯功能是在地址選擇信號的控制下，從多路數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出信號。又稱多路開關(guān)或多路選擇器。以四選一選擇器為例：FD0D1D2D3A1A0地址A1A0 輸出F0 0 D00 1 D11 0 D21 1 D347圖2.15 雙四通道選一數(shù)據(jù)選擇器4849如果邏輯電路的輸出不但和當(dāng)時的輸入有關(guān)，而且還與電

19、路在此輸入以前狀態(tài)（取決于以前的輸入）有關(guān)，稱這種電路為時序邏輯電路。2.2 時序邏輯電路時序電路內(nèi)必須要有能存儲電路狀態(tài)的記憶元件觸發(fā)器。電路在輸入以前的狀態(tài)稱為現(xiàn)態(tài)（Q或Qn），有輸入以后的狀態(tài)稱為次態(tài)（Q*或Qn+1）2.2.1 u觸發(fā)器（觸發(fā)、保持）觸發(fā)：置入0或1（低電平或高電平）保持：撤銷置入信號后仍維持高或低電平雙穩(wěn)態(tài)觸發(fā)器：高或低電平的兩個穩(wěn)態(tài)表示0或1?；蚍情T構(gòu)成的基本SR觸發(fā)器基本SR觸發(fā)器基本SR觸發(fā)器（用或非門）SR_QQ不定不定置置置置保持保持功能次態(tài)次態(tài)現(xiàn)態(tài)置位復(fù)位0011100011010101010001101110101010011001000011_QnQn

20、QnSRR復(fù)位S置位約束條件：)0( 1_RSSR11輸入為1優(yōu)先同理，可以用兩個與非門交叉反饋所構(gòu)成的基本SR觸發(fā)器電位觸發(fā)方式（同步）SR觸發(fā)器才起作用。和到達(dá)，只有觸發(fā)信號觸發(fā)器基本輸入控制門RSCLKSR591.電位觸發(fā)方式（同步）D觸發(fā)器CPDQQ*功能說明功能說明000保持保持(記憶記憶)111000送送0101101送送11160當(dāng)D觸發(fā)器的同步控制信號E(CP)為“1”時，觸發(fā)器接收輸入數(shù)據(jù)，此時輸入數(shù)據(jù)D的任何變化都會在輸出Q端得到反映；當(dāng)E為“0”低電平時，觸發(fā)器狀態(tài)保持不變。可用于存儲一位二進(jìn)制信息，又稱為鎖存器。612. 邊沿觸發(fā)方式觸發(fā)器觸發(fā)器接收的是時鐘脈沖CP的某

21、一約定跳變(正跳變或負(fù)跳變)來到時的輸入數(shù)據(jù)。在CP=1及CP=0期間以及CP非約定跳變到來時，觸發(fā)器不接收數(shù)據(jù)。常用的正邊沿觸發(fā)器是D觸發(fā)器62圖2.17 D觸發(fā)器63電位觸發(fā)與邊沿觸發(fā)的比較電位觸發(fā)器在E=1期間來到的數(shù)據(jù)會立刻被接收。但對于正沿觸發(fā)器，在CP=1期間來到的數(shù)據(jù)，必須“延遲”到該CP=1過后的下一個CP正沿來到時才被接收。因此邊沿觸發(fā)器又稱延遲型觸發(fā)器。邊沿觸發(fā)器在CP正跳變(對正邊沿觸發(fā)器)以外期間出現(xiàn)在D端的數(shù)據(jù)變化和干擾不會被接收，因此有很強(qiáng)的抗數(shù)據(jù)端干擾的能力（克服空翻和一次翻轉(zhuǎn)現(xiàn)象）而被廣泛應(yīng)用，它除用來組成寄存器外，還可用來組成計數(shù)器和移位寄存器等。64 主-從

22、觸發(fā)器基本上是由兩個同步觸發(fā)器級聯(lián)而成的，接收輸入數(shù)據(jù)的是主觸發(fā)器，接收主觸發(fā)器輸出的是從觸發(fā)器，主、從觸發(fā)器的同步控制信號是互補的(CP和CP)。在CP=1期間主觸發(fā)器接收數(shù)據(jù)；在CP負(fù)跳變來到時，從觸發(fā)器接收主觸發(fā)器最終的狀態(tài)，從而克服同步觸發(fā)器的空翻現(xiàn)象。 3. 主-從觸發(fā)方式觸發(fā)器(脈沖觸發(fā))目的：消除約束條件；增加目的：消除約束條件；增加翻轉(zhuǎn)翻轉(zhuǎn)功能。功能。主從主從JK觸發(fā)器：輸入觸發(fā)器：輸入J、K為為1時翻轉(zhuǎn)，消除約束條件（時翻轉(zhuǎn)，消除約束條件（S=R=1）J-K觸發(fā)器由于有翻轉(zhuǎn)功能，常用于組成計數(shù)器；通常用J-K觸發(fā)器組成SR觸發(fā)器、T觸發(fā)器（翻轉(zhuǎn)、保持）。主從主從JK觸發(fā)器觸發(fā)

23、器 根據(jù)邏輯圖分析，JK觸發(fā)器的特性表如下：CPJ K功能說明功能說明0 00保持保持(記憶記憶)1110 0001110 100置置01011 001置置11111 101翻轉(zhuǎn)翻轉(zhuǎn)(計數(shù)計數(shù))10QnQ1n 67圖2.18 主-從J-K觸發(fā)器圖T觸發(fā)器T=0時，保持T=1時，翻轉(zhuǎn)目的：去除目的：去除JK觸發(fā)器的置觸發(fā)器的置0、置、置1功能；功能；保留保留翻轉(zhuǎn)、保持翻轉(zhuǎn)、保持功能。功能。69 觸發(fā)器小結(jié)觸發(fā)器按電路結(jié)構(gòu)（觸發(fā)控制方式）來分：基本（無時鐘控制，組成其他觸發(fā)器的基本單元）、同步觸發(fā)器（電位觸發(fā)）、主從觸發(fā)器（脈沖觸發(fā)）、邊沿觸發(fā)器（邊沿觸發(fā)）等?；居|發(fā)器基本觸發(fā)器主從觸發(fā)器主從觸

24、發(fā)器同步觸發(fā)器同步觸發(fā)器邊沿觸發(fā)器邊沿觸發(fā)器觸發(fā)器按邏輯功能分類：RS型（置數(shù)）、D型（單端置數(shù)）、J-K型（置數(shù)、翻轉(zhuǎn)）、T型（翻轉(zhuǎn)）等。SRSR觸發(fā)器觸發(fā)器D D觸發(fā)器觸發(fā)器JKJK觸發(fā)器觸發(fā)器T T觸發(fā)器觸發(fā)器同一邏輯功能觸發(fā)器可以由不同觸發(fā)方式（電路結(jié)構(gòu)）來實現(xiàn)。71u寄存器 計算機(jī)中常用部件，用于暫存二進(jìn)制信息。 寄存器可由多個觸發(fā)器組成。每個觸發(fā)器存 1Bit，N個觸發(fā)器儲存N位二進(jìn)制數(shù)據(jù)。下圖為由4個D觸發(fā)器組成的四位緩沖寄存器。2.2.2 寄存器和移位寄存器72圖2.19 四D寄存器73移位寄存器u移位寄存器不僅具有存儲數(shù)據(jù)的功能，而且還具有移位功能。所謂移位功能就是將移位寄存

25、器中所存的數(shù)據(jù)，在移位脈沖信號的作用下，按要求逐次向左、右方進(jìn)行移動u從信號輸入上分有串行輸入和并行輸入u下面以串行輸入并行右移位寄存器為例進(jìn)行說明:74串行輸入信串行輸入信號號D DININX1 X2 X3 X4移位脈沖移位脈沖CLKCLK D1 Q1 F1 CLK D2 Q2 F2 CLK D3 Q3 F3 CLK D4 Q4 F4CLK DINCLKX1X2X3X41 0 1 1 01 0 1 1 01 0 1 1 1 0 1 1 0 串行輸入并行串行輸入并行輸出右移位寄輸出右移位寄存器波形圖存器波形圖75圖 并行輸入數(shù)據(jù)的四位移位寄存器（74194） 2.2.3 計數(shù)器計數(shù)器 (cou

26、nter) 用于對時鐘脈沖計數(shù)，還可用于定時，分頻，產(chǎn)生節(jié)拍脈沖，進(jìn)行數(shù)字運算等。3.按計數(shù)器中數(shù)字的編碼方式分：二進(jìn)制計數(shù)器、二十進(jìn)制計數(shù)器、循環(huán)碼計數(shù)器等2.按計數(shù)過程中計數(shù)器中的數(shù)字增減分類：加法計數(shù)器：減法計數(shù)器：做依次遞減計數(shù)可逆計數(shù)器：計數(shù)過程可增可減隨計數(shù)脈沖的輸入而做依次遞增計數(shù)1.按計數(shù)器中的觸發(fā)器是否同時翻轉(zhuǎn)分類，可把計數(shù)器分為同步和異步兩類。在同步計數(shù)器中，當(dāng)時鐘脈沖輸入時觸發(fā)器的翻轉(zhuǎn)是同時發(fā)生的。而在異步計數(shù)器中，觸發(fā)器的翻轉(zhuǎn)有先有后，不同時翻轉(zhuǎn)。4.按計數(shù)容量（即計數(shù)模）分類：有十進(jìn)制計數(shù)器，十二進(jìn)制計數(shù)器，六十進(jìn)制計數(shù)器等等。77行波計數(shù)器：在行波計數(shù)器：在CLKC

27、LK的驅(qū)動下，將存儲的數(shù)據(jù)自動加的驅(qū)動下，將存儲的數(shù)據(jù)自動加1 1計數(shù)原理：計數(shù)原理：CLKCLEARJ0Q0Q0CLRK0J1Q1Q1CLRK1J2Q2Q2CLRK2J3Q3Q3CLRK3Q0Q1Q2Q30 0 0 0 CLEAR=1 Q=0 0 0 0 0 CLEAR=1 Q=0 0 0 0 1 0 0 0 1 第一個下降沿第一個下降沿 Q=1Q=10 0 1 0 0 0 1 0 第二個下降沿第二個下降沿 Q=2Q=20 0 1 1 0 0 1 1 第三個下降沿第三個下降沿 Q=3Q=30 1 0 0 0 1 0 0 第四個下降沿第四個下降沿 Q=4Q=40 1 0 1 0 1 0 1 第

28、五個下降沿第五個下降沿 Q=5Q=5CLK=JK觸發(fā)器構(gòu)成計數(shù)器1J1KC1Q0T0=1FF01J1KC1Q1T1FF1CP1J1KC1Q2T2FF21J1KC1Q3T3FF3&G12G2&C計計數(shù)數(shù)脈脈沖沖用T觸發(fā)器構(gòu)成的同步二進(jìn)制加法計數(shù)器高位翻轉(zhuǎn)進(jìn)位時，低位各位必須為1T0=1T1=Q0T2=Q0Q1T3=Q0Q1Q2 電路的時序圖由時序圖上可以看出，若計數(shù)輸入脈沖的頻率為f0，則Q0、 Q1、 Q2、 和Q3端輸出脈沖的頻率將依次為f0/2、 f0/4、 f0/8、和f0/16。針對計數(shù)器的這種分頻功能，也把它叫做分頻器。 C P t Q0 t Q1 t Q2 t Q3

29、 t C t 80圖2.20是用主-從J-K觸發(fā)器構(gòu)成的同步十進(jìn)制計數(shù)器。同步計數(shù)器是采用快速進(jìn)位方式來計數(shù)的，觸發(fā)器及實現(xiàn)快速進(jìn)位的邏輯電路是它的核心。各觸發(fā)器J，K表達(dá)式（同步十進(jìn)制計數(shù)器T表達(dá)式跳過10101111）為JA=KA=1JB=KB=QAQDJC=KC=QAQBJD=KD=QAQBQC+QAQD圖2.20中門13就是按上式設(shè)計的快速進(jìn)位部分。TA=1TB=QATC=QAQBTD=QAQBQC81圖2.20 十進(jìn)制同步計數(shù)器（74160）822.3 2.3 陣列邏輯電路陣列邏輯電路 陣列邏輯電路近年來得到了迅速的發(fā)展。陣列邏輯電路近年來得到了迅速的發(fā)展?！瓣嚵嘘嚵小笔侵高壿嬙?/p>

30、硅芯是指邏輯元件在硅芯片上以陣列形式排列片上以陣列形式排列，這種電路具有設(shè)計方便、芯片面積小、產(chǎn)品成品率高這種電路具有設(shè)計方便、芯片面積小、產(chǎn)品成品率高、用戶自編程、減少系統(tǒng)的硬件規(guī)模等優(yōu)點、用戶自編程、減少系統(tǒng)的硬件規(guī)模等優(yōu)點。常見的陣列邏輯電路有：常見的陣列邏輯電路有： 讀寫存儲器讀寫存儲器(random access memory(random access memory，簡稱，簡稱RAM)RAM)只讀存儲器只讀存儲器(read only memory(read only memory，簡稱，簡稱ROM)ROM)可編程序邏輯陣列可編程序邏輯陣列(programmable logic array(programmable logic array，簡稱，簡稱PL