第三章FPGA結(jié)構(gòu)

1、EDA 技術(shù)實用教程第 3 章FPGA/CPLD 結(jié)構(gòu)與應(yīng)用3.1 概述組合電路基本門時序電路輸入輸入緩沖電路與陣列或陣列輸出緩沖電路輸出圖3-1 基本PLD器件的原理結(jié)構(gòu)圖KX康芯科技通信與信息工程學(xué)院課件通信與信息工程學(xué)院課件 by keane370年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進的改進的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC3.1.1可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程PROM (Programmable Read Only Memory)PLA (Pro

2、grammable Logic Array)PAL (Programmable Array Logic)GAL (Generic Array Logic)EPLDCPLDFPGAKX康芯科技3.1 概述3.1.2 可編程邏輯器件的分類可編程邏輯器件（PLD）簡單 PLD復(fù)雜 PLDPROMPLAPALGALCPLDFPGA圖3-2 PLD按集成度分類按集成度分類KX康芯科技PLD器件的分類按集成度 低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成較小規(guī)模的邏輯電路 高密度，已經(jīng)有超過400萬門的器件 EPLD ,CPLD,FPGA 可用于設(shè)計大規(guī)模的數(shù)字系統(tǒng)集成度高

3、，甚至可以做到SOC（System On a Chip）PLD器件的分類按結(jié)構(gòu)特點 基于乘積項結(jié)構(gòu)的器件陣列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列 基于查找表結(jié)構(gòu)的器件單元型 FPGAPLD器件的分類按編程工藝按編程工藝 熔絲熔絲（Fuse）或反熔絲或反熔絲（Antifuse）編程器件編程器件Actel的的FPGA器件。器件。 體積小，集成度高，速度高，易加密，抗干擾，耐高溫。體積小，集成度高，速度高，易加密，抗干擾，耐高溫。 只能一次編程，在設(shè)計初期階段不靈活，只能一次編程，在設(shè)計初期階段不靈活，稱為稱為OTP（One Time

4、Programmable)器件。器件。 SRAM （ Static RAM ） 大多數(shù)公司的大多數(shù)公司的FPGA器件。器件。 可反復(fù)編程，且編程速度快。實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)可反復(fù)編程，且編程速度快。實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu) 每次上電需重新下載，實際應(yīng)用時需外掛每次上電需重新下載，實際應(yīng)用時需外掛EEPROM用于保用于保存程序存程序PLD器件的分類按編程工藝按編程工藝 電擦除可編程只讀存儲器電擦除可編程只讀存儲器EEPROM （Electrical EPROM） 大多數(shù)早期的大多數(shù)早期的CPLD器件器件 可反復(fù)編程可反復(fù)編程 不用每次上電重新下載，但相對速度慢，功耗較大不用每次上電重新下載，但相

5、對速度慢，功耗較大注：注：EPROM（Erasable Programmable ROM）型）型 稱為：稱為：可擦除可編程只讀存儲器可擦除可編程只讀存儲器。PLD器件的分類按編程工藝 flash大多數(shù)目前的大多數(shù)目前的CPLD器件器件可反復(fù)編程，編程電壓低，壽命長?？煞磸?fù)編程，編程電壓低，壽命長。不用每次上電重新下載，編程速度快，功耗低。不用每次上電重新下載，編程速度快，功耗低。逐步取代逐步取代EEPROM。3.2 簡單可編程邏輯器件原理3.2.1 電路符號表示圖3-3 常用邏輯門符號與現(xiàn)有國標符號的對照KX康芯科技3.2 簡單可編程邏輯器件原理3.2.1 電路符號表示圖3-4 PLD的互補緩

6、沖器的互補緩沖器圖3-5 PLD的互補輸入的互補輸入圖3-6 PLD中與陣列表示中與陣列表示康芯科技KX3.2 簡單可編程邏輯器件原理3.2.1 電路符號表示圖3-7 PLD中或陣列的表示中或陣列的表示圖3-8 陣列線連接表示KX康芯科技通信與信息工程學(xué)院課件通信與信息工程學(xué)院課件 by keane15W13.2 簡單可編程邏輯器件原理3.2.2 PROMA0A1An1W0與陣列（不可編程） W p 1或陣列（可編程）F0F1Fm1p = 2 n圖3-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu)KX康芯科技3.2 簡單可編程邏輯器件原理3.2.2 PROMA1A0或陣列（可編程）A1 A1 A0

7、 A0與陣列（固定）圖3-11 PROM表達的表達的PLD陣列圖陣列圖F1F0KX康芯科技3.2 簡單可編程邏輯器件原理3.2.2 PROMA1A0或陣列（可編程）A1 A1 A0 A0與陣列（固定）F1F0圖3-12 用PROM完成半加器邏輯陣列KX康芯科技3.2 簡單可編程邏輯器件原理3.2.3 PLAA1A0或陣列（可編程）A1 A1 A0 A0與陣列（可編程）F1F0圖3-13 PLA邏輯陣列示意圖邏輯陣列示意圖KX康芯科技3.2 簡單可編程邏輯器件原理3.2.3 PLAA2A1A0A2A1A0F2F1F0圖3-14 PLA與與 PROM的比較的比較F2F1KXF0康芯科技3.2 簡單

8、可編程邏輯器件原理3.2.4 PALA1A0A0A1F0F1F1F0圖3-16 PAL的常用表示的常用表示圖3-15 PAL結(jié)構(gòu)結(jié)構(gòu)KX康芯科技通信與信息工程學(xué)院課件通信與信息工程學(xué)院課件 by keane223.2.5 GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 11381 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIII

9、IIIIII / O EI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QC L KO EGAL16V8的結(jié)構(gòu)圖的結(jié)構(gòu)圖輸出邏輯宏單元邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8 GAL通信與信息工程學(xué)院課件通信與信息工程學(xué)院課件 by keane25“與與-或或”結(jié)構(gòu)；結(jié)構(gòu)；輸出增加了輸出邏輯宏單元（輸出增加了輸出邏輯宏單元（OLMC），可組態(tài)為：），可組態(tài)為：寄存器型和組合型輸出寄存器型和組合型輸出可編程輸出極性可編程輸出極性可編程三臺控制可編程三臺控制特點

10、：特點：1.可重復(fù)編程；可重復(fù)編程；2.100%可測試；可測試；3.既可以實現(xiàn)組既可以實現(xiàn)組合電路又可以實現(xiàn)時序電路。合電路又可以實現(xiàn)時序電路。 3.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理CPLD器件俯視圖3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理1邏輯陣列塊邏輯陣列塊(LAB)圖3-27 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu)KX康芯科技CPLD至少包含至少包含三種結(jié)構(gòu)：三種結(jié)構(gòu)： 可編程邏輯宏單可編程邏輯宏單元元 、可編程可編程I/O單元、單元、可編程內(nèi)部連線可編程內(nèi)部連線(1) 邏輯陣列塊邏輯陣列塊(LAB)內(nèi)部的結(jié)構(gòu)圖內(nèi)部的結(jié)構(gòu)圖這種這種PLD可分為三塊結(jié)構(gòu)：可分為三塊結(jié)構(gòu)：宏單元（宏單

11、元（Marocell)，可編程連，可編程連線（線（PIA)和和I/O控制塊?？刂茐K。 PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄存器旁路并行擴展項通往 I/O模塊通往 PIA乘積項選擇矩陣來自 I/O引腳全局時鐘QDEN來自來自 PIA的的 36個信號個信號快速輸入選擇快速輸入選擇23.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理2宏單元宏單元MAX7000系列中的宏單元系列中的宏單元邏輯陣列乘積項選擇矩陣可編程寄存器三種時鐘輸入模式全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使能用乘積項實現(xiàn)一個陣列時鐘KX康芯科技 擴展乘積項 每個宏單元中有一個“共享擴展項”，乘

12、積項經(jīng)非門后回饋到邏輯陣列中；還存在一個“并聯(lián)擴展項”，乘積項從鄰近宏單元借位而來。 雖然大部分邏輯函數(shù)能夠用在每個宏單元的5個乘積項實現(xiàn)，但更復(fù)雜的邏輯函數(shù)可以利用其他宏單元，以提供所需的邏輯資源。即利用共享和并聯(lián)擴展乘積項，直接送到本LAB的任意一個宏單元中。3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理3擴展乘積項擴展乘積項局部連線共享擴展項提供的“與非”乘積項宏單元的乘積項邏輯宏單元的乘積項邏輯圖3-28 共享擴展乘積項結(jié)構(gòu)KX康芯科技3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理3擴展乘積項擴展乘積項圖3-29 并聯(lián)擴展項饋送方式KX康芯科技擴展成積項說明：共享擴展項：每個LAB

13、有16個共享擴展項，即每個宏單元提供一個單獨的乘積項，可被LAB內(nèi)任何一個或全部宏單元使用和共享。并聯(lián)擴展項：宏單元中一些沒被使用的乘積項，可分配到鄰近的宏單元去。使用擴展項允許最多20個乘積項直接送到宏單元的“或”邏輯。其中5個是本身的，15個并聯(lián)乘積項是從本LAB中鄰近宏單元借用的。 3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理4可編程連線陣列可編程連線陣列(PIA)圖3-30 PIA信號布線到信號布線到LAB的方式的方式KX康芯科技不同的不同的LAB通過在可編程連線陣列通過在可編程連線陣列(PIA)上布線，上布線，以相互連接構(gòu)成所需的邏輯。以相互連接構(gòu)成所需的邏輯。 在各個邏輯宏單元

14、之間以及邏輯宏單元與在各個邏輯宏單元之間以及邏輯宏單元與I/O單單元之間提供信號連接的網(wǎng)絡(luò)元之間提供信號連接的網(wǎng)絡(luò) CPLD中一般采用固定長度的線段來進行連接，中一般采用固定長度的線段來進行連接，因此信號傳輸?shù)难訒r是固定的，使得時間性能因此信號傳輸?shù)难訒r是固定的，使得時間性能容易預(yù)測。容易預(yù)測。5.可編程的I/O單元圖2-31-EPM7128S器件的I/O控制塊 允許每個I/O引腳單獨配置為：輸入、輸出和雙向。三態(tài)門控接地：I/O引腳為專用輸入引腳。三態(tài)門控接Vcc：I/O引腳為普通輸出引腳。優(yōu)化設(shè)計：1、減緩輸出緩沖器的電壓擺率（Slow Rate），以降低開關(guān)噪聲。2、可編程的速度或功率優(yōu)

15、化。注意MAX7000系列的工作電壓：E、S系列：5.0VA、AE系列：3.3VB系列：2.5V3.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理 FPGA（現(xiàn)場可編程門陣列）采用另一種可編程邏輯形成方式，即可編程的查找表LUT（Look Up Table）結(jié)構(gòu)。LUT是可編程的最小邏輯單元。 SRAM查找表邏輯結(jié)構(gòu)是查找表邏輯結(jié)構(gòu)是FPGA的原理結(jié)構(gòu)的原理結(jié)構(gòu) 從從ROM的工作原理，地址信號與輸出數(shù)據(jù)的關(guān)的工作原理，地址信號與輸出數(shù)據(jù)的關(guān)系，以及系，以及ASIC門陣列法中獲得啟示，構(gòu)造出另外一門陣列法中獲得啟示，構(gòu)造出另外一種可編程邏輯原理結(jié)構(gòu)種可編程邏輯原理結(jié)構(gòu)SRAM查找表的邏輯形查找表的邏輯

16、形成方法。成方法。 查找表的邏輯函數(shù)實現(xiàn)采用查找表的邏輯函數(shù)實現(xiàn)采用RAM數(shù)據(jù)查找方式，數(shù)據(jù)查找方式，并使用多個查找表構(gòu)成一個查找表陣列，稱為可編并使用多個查找表構(gòu)成一個查找表陣列，稱為可編程門陣列程門陣列PGA（Programmable Gate Array) FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理3.4.1 查找表0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖2-33 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表LUT輸入1輸入2輸入3輸入4輸出圖2-32 FPGA查找表單元：q一個N輸入查找表 LUT ( Look Up Table)可以實現(xiàn)N個輸入變量的任

17、何邏輯功能，如 N輸入“與”、 N輸入“異或”等。q輸入多于N個的函數(shù)、方程必須分開用幾個查找表（ LUT）實現(xiàn)。輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊 查找表的基本原理 N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多于輸入的查找表采用多個邏輯塊級連的方式查找表與門查找表與門查找表與門d3. . 0d7. . 4d11. . 0FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理 查找表中的數(shù)：查找表中的數(shù)：就是就是SRAM陣列中所存邏輯函數(shù)的真值；陣列中所存邏輯函數(shù)的真值；查找表的輸入：查找表

18、的輸入：就是就是SRAM的地址輸入。的地址輸入。 用用LUT實現(xiàn)邏輯函數(shù)的過程實現(xiàn)邏輯函數(shù)的過程： 將邏輯函數(shù)的將邏輯函數(shù)的真值表真值表事先存儲在事先存儲在LUT的存儲單元中的存儲單元中，當，當邏輯函數(shù)的輸入變量邏輯函數(shù)的輸入變量取不同組態(tài)時取不同組態(tài)時，相應(yīng)組態(tài)的二進制取值，相應(yīng)組態(tài)的二進制取值構(gòu)成構(gòu)成SRAM的地址的地址，選中相應(yīng)地址對應(yīng)的，選中相應(yīng)地址對應(yīng)的SRAM單元單元，也就，也就得到了輸入變量組合對應(yīng)的邏輯值。得到了輸入變量組合對應(yīng)的邏輯值。3.4.2 FLEX10K系列器件系列器件FLEX 10K內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu).IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC

19、.IOCIOC邏輯單元邏輯單元.IOCIOC.IOCIOCIOCIOC.快速通道互連快速通道互連邏輯陣列塊邏輯陣列塊 (LAB)IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA結(jié)構(gòu)圖.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式陣列塊陣列塊 邏輯陣列是由一系列的邏輯陣列塊（邏輯陣列是由一系列的邏輯陣列塊（LAB）構(gòu)成的。每個）構(gòu)成的。每個LAB包含包含8個個LE（邏輯單元）和一些連接線，每個（邏輯單元）和一些連接線，每個LE含有一個含有一個4輸入查找表（輸入

20、查找表（LUT）、一個）、一個可編程觸發(fā)器、進位鏈和級聯(lián)鏈，可編程觸發(fā)器、進位鏈和級聯(lián)鏈，LE的結(jié)構(gòu)能有效地實現(xiàn)各種邏輯。每個的結(jié)構(gòu)能有效地實現(xiàn)各種邏輯。每個LAB是一個獨立的結(jié)構(gòu)，它具有共同的輸入、互連與控制信號，是一個獨立的結(jié)構(gòu)，它具有共同的輸入、互連與控制信號，LAB的這種的這種“粗粒度粗粒度”結(jié)構(gòu)有利于布線和實現(xiàn)器件的高性能，每個結(jié)構(gòu)有利于布線和實現(xiàn)器件的高性能，每個LAB代表大約相當于代表大約相當于96個可用邏輯門，多個個可用邏輯門，多個LAB組合起來也可以構(gòu)成更大的邏輯塊。組合起來也可以構(gòu)成更大的邏輯塊。(1) 邏輯陣列邏輯陣列LAB是由一系列的相鄰是由一系列的相鄰LE構(gòu)成的構(gòu)成的

21、圖圖3-38-FLEX10K LAB的的結(jié)構(gòu)圖結(jié)構(gòu)圖(2) 邏輯單元邏輯單元LE數(shù)據(jù)1Lab 控制 3LE 輸出進位鏈級聯(lián)鏈查找表 (LUT)清零和預(yù)置邏輯時鐘選擇進位輸入級聯(lián)輸入進位輸出級聯(lián)輸出Lab 控制 1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab 控制 2Lab 控制 4邏輯單元邏輯單元LE(Logic Element) LE的組成： 一個4輸入的LUT一個帶同步使能的可編程觸發(fā)器一個進位鏈一個級聯(lián)鏈兩個輸出： 驅(qū)動局部互聯(lián) 驅(qū)動快速通道互聯(lián)提供LE之間高速的向前進位功能。用來實現(xiàn)高速的計數(shù)器、加法器和寬位比較器可實現(xiàn)多輸入邏輯函數(shù)。相鄰的LUT用來并行地完成部分邏輯功能，級聯(lián)鏈把中間結(jié)果串

22、聯(lián)起來。這兩個輸出可以單獨控制，可實現(xiàn)在一個LE中，LUT驅(qū)動一個輸出，寄存器驅(qū)動另一個輸出，這種方式稱為寄存器打包。邏輯單元邏輯單元LE圖2-36 進位鏈連通LAB中的所有LE快速加法器, 比較器和計數(shù)器DFF進位輸入(來自上一個邏輯單元)S1LE1查找表查找表LUT進位鏈進位鏈DFFS2LE2A1B1A2B2進位輸出(到 LAB中的下一個邏輯單元)進位鏈進位鏈查找表查找表LUT邏輯單元邏輯單元LE圖圖2-37 兩種不同的級聯(lián)方式兩種不同的級聯(lián)方式“與與”級聯(lián)鏈級聯(lián)鏈“或或”級聯(lián)鏈級聯(lián)鏈LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4

23、.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址譯碼速度可達位地址譯碼速度可達 2.4 + 0.6x3=4.2 ns(3) 快速通道快速通道(FastTrack)(4) I/O單元與專用輸入端口單元與專用輸入端口(5) 嵌入式陣列塊嵌入式陣列塊(EAB) 嵌入式陣列是由一系列的EAB（嵌入式陣列塊）構(gòu)成的。當要實現(xiàn)有關(guān)存儲器功能時，每個EAB可提供2048比特位，用來構(gòu)成RAM、ROM、FIFO或雙端口RAM。當EAB用來實現(xiàn)乘法器、微控制器、狀態(tài)機以及DSP等復(fù)雜邏輯時，每個EAB可以相當于100到600個邏輯門。EAB可以單獨

24、使用，也可以組合起來使用。 FLEX 10K器件內(nèi)部信號的互連和器件管腳之間的信號互連是由快速通道（Fast Track）連線提供的，它是貫通器件長、寬的快速連續(xù)通道。圖圖3-40 用用EAB構(gòu)成不同結(jié)構(gòu)構(gòu)成不同結(jié)構(gòu)的的RAM和和ROM 輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸 出 寬 度8 , 4 , 2 , 1 數(shù) 據(jù) 寬 度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸 入時 鐘EAB的大小靈活可變的大小靈活可變通過組合通過組合EAB 可以構(gòu)成更大的模塊可以構(gòu)成更大的模塊不需要額外的邏輯單元，不引入延遲，不需要額外的邏輯單元

25、，不引入延遲， EAB 可配置為深度達可配置為深度達2048的存儲器的存儲器EAB 的字長是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8特性特性EPF 10K 10EPF 10K 30EPF 10K 50EPF 10K 100EPF 10K 130EPF 10K 250可用的門可用的門7000310002200069000360001160006200015800082000211000149000310000邏輯單元（邏輯單元（LE）576172828804992665612160邏輯陣列塊邏輯陣列塊（LAB）722163

26、606248321520嵌入式陣列嵌入式陣列塊（塊（EAB）3610121620總的總的RAM位位61141228820480245763276840960用戶用戶I/O管腳管腳134246310406470470表3-2 FLEX 10K器件特性FPGA與CPLD的區(qū)別系統(tǒng)的比較,與大家共享： 盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點: CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 CPLD的連續(xù)式布線結(jié)

27、構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過改變內(nèi)部連線的布線來編程;FPGA可在邏輯門下編程,而CPLD是在邏輯塊下編程。 FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲器芯片,使用簡單。而FPGA的編程信息需存放在外部存儲器上,使用方法復(fù)雜。 CPLD的速度比FPGA快,并且具有較大的時間可預(yù)測性。這是由于FPGA

28、是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。 在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數(shù)可達1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可 分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 CPLD保密性好,FPGA保密性差。 一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。 選擇選擇CPLD還是還是FP

29、GA？ 1.由由CPLD的結(jié)構(gòu)和原理可以知道，的結(jié)構(gòu)和原理可以知道，CPLD分解組合邏輯的功能很強，一分解組合邏輯的功能很強，一個宏單元就可以分解十幾個甚至個宏單元就可以分解十幾個甚至2030多個組合邏輯輸入。而多個組合邏輯輸入。而FPGA的一個的一個 LUT只能處理只能處理4輸入的組合邏輯，因此，輸入的組合邏輯，因此，CPLD適合用于設(shè)計譯碼等復(fù)雜組合適合用于設(shè)計譯碼等復(fù)雜組合邏輯。邏輯。 2.FPGA的制造工藝確定了的制造工藝確定了FPGA芯片中包含的芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，往往都是幾千上萬，CPLD一般只能做到一般只能做到512個邏

30、輯單元，而且如果用芯片價個邏輯單元，而且如果用芯片價 格除以邏輯單元數(shù)量，格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于的平均邏輯單元成本大大低于PLD。 所以如果設(shè)所以如果設(shè)計中使用到大量觸發(fā)器，例如設(shè)計一個復(fù)雜的時序邏輯，那么使用計中使用到大量觸發(fā)器，例如設(shè)計一個復(fù)雜的時序邏輯，那么使用FPGA就是就是一個很好選擇。一個很好選擇。 3. 同時同時PLD擁有上電即可工作的特性，而大部分擁有上電即可工作的特性，而大部分FPGA需要一個加載過程，需要一個加載過程，所以，如果系統(tǒng)要可編程邏輯器件上電就要工作，那么就應(yīng)該選擇所以，如果系統(tǒng)要可編程邏輯器件上電就要工作，那么就應(yīng)該選擇PLDFPGA/CPLD生產(chǎn)商 ALTERAFPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRA