課程設計數(shù)字秒表有擴展

1、Xxxxxxxx大學課程設計課程硬件課程設計題目電子秒表設計院系計算機與信息技術學院專業(yè)班級計算機科學與技術11-1班學生姓名學生學號指導教師2013年7月12日東北石油大學課程設計任務書課程硬件課程設計題目電子秒表設計專業(yè)姓名學號主要內(nèi)容、基本要求等一、主要內(nèi)容：利用KX_DF教學實驗箱、微機和QuartusU軟件系統(tǒng)，使用VHDL語言輸入方法設計數(shù)字秒表。它主要由顯示譯碼器、分頻器、十進制計數(shù)器、報警器和計數(shù)器組成。秒共有6個輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之相對應，6個計數(shù)器的輸出全都為BCD碼輸出，這樣便于同顯示譯碼器的連接。要求可以利用

2、層次設計方法和VHDL語言，完成硬件設計設計和仿真。最后在KX_DN教學實驗箱中實現(xiàn)。二、基本要求：1. 四個10進制計數(shù)器：用來分別對百分之一秒、十分之一秒、秒和分進行計數(shù)；2. 兩個6進制計數(shù)器：用來分別對十秒和十分進行計數(shù)；3. 顯示譯碼器：完成對顯示的控制；4. 能任意啟動和歸零。三、擴展要求1. 隨意停止及啟動2. 可以多次記錄數(shù)據(jù)并且可以讀出各次對數(shù)據(jù)按照規(guī)范寫出論文，要求字數(shù)在4000字以上，并進行答辯。論文內(nèi)容包括概述（學習、調(diào)研、分析、設計的內(nèi)容摘要）、EDA技術的現(xiàn)狀和發(fā)展趨勢、對KX_DN教學實驗箱和QuartusU軟件的掌握程度、數(shù)字鐘的設計過程（包括原理圖或程序設計、

3、編譯、仿真分析、硬件測試的全過程），論文中含有原理圖、程序、仿真波形圖及其分析報告。完成期限第1920周指導教師專業(yè)負責人2013年6月25日EDA技術是在電子CAD技術基礎上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產(chǎn)品的自動設計。本文通過硬件語言VHDL的描述，完成可以記錄兩次的秒表的設計和實現(xiàn)，先設計秒表的各個底層模塊，運用底層各個模塊產(chǎn)生的進位將各個模塊連接起來實現(xiàn)一個普通秒表。然后再將兩個普通秒表用選擇電路連接在一起，完成可以記錄兩次的秒表。本次設計的目的就是在掌握EDA初步使用的基礎上，運用VHDL語言

4、對數(shù)字秒表進行設計，將理論和實踐相結合，提高與計算機硬件有關設計能力，提高分析、解決計算機技術實際問題的能力。通過課程設計深入理解計算機結構與控制實現(xiàn)的技術，達到課程設計的目標。關鍵詞：電子秒表；電子設計自動化；硬件描述語言；QuartusH目錄第1章概述11.1 EDA的概念11.2 硬件描述語言VHDL41.3 QuartusII概述.6第2章實驗原理8第3章電子秒表設計93.1 分頻電路設計93.2 10位計數(shù)器設計.103.3 6位計數(shù)器設計113.4 電子秒表設計133.5 擴展功能153.6 電子秒表下載實現(xiàn)18結論20參考文獻21東北石油大學硬件課程設計第1章概述1.1 EDA的

5、概念EDA技術是在20世紀60年代中期從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT、和計算機輔助工程（CAE、的概念發(fā)展而來的。EDA是電子設計自動化（ElectronicDesignAutomation）的縮寫。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。EDA是電子技術設計自動化，也就是能夠幫助人們設計電

6、子電路或系統(tǒng)的軟件工具。該工具可以在電子產(chǎn)品的各個設計階段發(fā)揮作用，使設計更復雜的電路和系統(tǒng)成為可能。在原理圖設計階段，可以使用EDA中的仿真工具論證設計的正確性；在芯片設計階段，可以使用EDA中的芯片設計工具設計制作芯片的版圖；在電路板設計階段，可以使用EDA中電路板設計工具設計多層電路板。特別是支持硬件描述語言的EDA工具的出現(xiàn)，使復雜數(shù)字系統(tǒng)設計自動化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進行該數(shù)字系統(tǒng)的芯片設計與制造。21世紀將是EDA技術的高速發(fā)展期，EDA技術將是對21世紀產(chǎn)生重大影響的十大技術之一。利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電

7、子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。硬件描述語言：硬件描述語言（HDL）是一種用于進行電子系統(tǒng)硬件設計的計算機高級語言，它采用軟件的設計方法來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式。常用硬件描述語言有HDL、Verilog和VHDL語言。1.1.1 EDA技術及應用現(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性

8、分析直到飛行模擬，都可能涉及到EDA技術。在教學方面：幾乎所有理工科的高校都開設了EDA課程。主要是讓學生了解EDA的基本原理和基本概念、硬件描述系統(tǒng)邏輯的方法、使用EDA工具進行電子電路課程的模擬仿真實驗并在作畢業(yè)設計時從事簡單電子系統(tǒng)的設計，為今后工作打下基礎。在科研方面：主要利用電路仿真工具進行電路設計與仿真；利用虛擬儀器進行產(chǎn)品調(diào)試；將FPGA器件的開發(fā)應用到儀器設備中。在產(chǎn)品設計與制造方面：從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA技術不單是應用于前期的計算機模擬仿真、產(chǎn)品調(diào)試，而且也在后期的制作、電子設備的研制與生產(chǎn)、電路板的焊接、器件的制作過程等有

9、重要作用。1.1.2 EDA技術發(fā)展趨勢過去的幾年里，可編程器件市場的增長主要來自大容量的可編程邏輯器件CPLD和FPGA，其未來的發(fā)展趨勢如下：（1）向高密度、高速度、寬頻帶方向發(fā)展設計方法和設計效率的飛躍，帶來了器件的巨大需求，這種需求又促使器件生產(chǎn)工藝的不斷進步，而每次工藝的改進，可編程邏輯器件的規(guī)模都將有很大擴展。（2）向在系統(tǒng)可編程方向發(fā)展采用在系統(tǒng)可編程技術，可以像對待軟件那樣通過編程來配置系統(tǒng)內(nèi)硬件的功能，從而在電子系統(tǒng)中引入“軟硬件”的全新概念。它不僅使電子系統(tǒng)的設計和產(chǎn)品性能的改進和擴充變得十分簡便，還使新一代電子系統(tǒng)具有極強的靈活性和適應性，為許多復雜信號的處理和信息加工的

10、實現(xiàn)提供了新的思路和方法。（3）向可預測延時方向發(fā)展為了適應未來復雜高速電子系統(tǒng)的要求，可編程邏輯器件的高速可預測延時是非常必要的。（4）向混合可編程技術方向發(fā)展已有多家公司開展了這方面的研究，并且推出了各自的模擬與數(shù)字混合型的可編程器件，相信在未來幾年里，模擬電路及數(shù)?；旌想娐房删幊碳夹g將得到更大的發(fā)展。（5）向低電壓、低功耗方面發(fā)展集成技術的飛速發(fā)展，工藝水平的不斷提高，節(jié)能潮流在全世界的興起，也為半導體工業(yè)提出了向降低工作電壓、降低功耗的方向發(fā)展。1.1.3開發(fā)工具的發(fā)展趨勢（1）具有混合信號處理能力由于數(shù)字電路和模擬電路的不同特性，模擬集成電路EDA工具的發(fā)展遠遠落后于數(shù)字電路EDA開

11、發(fā)工具。（2）高效的仿真工具一方面是要建立合理的仿真算法；另一方面是要更好地解決系統(tǒng)級仿真中，系統(tǒng)模型的建模和電路級仿真中電路模型的建模技術。（3）理想的邏輯綜合、優(yōu)化工具邏輯綜合、優(yōu)化工具就是要把設計者的算法完整高效地生成電路網(wǎng)表。1.1.4系統(tǒng)描述方式的發(fā)展趨勢（1）描述方式簡便化圖形化的描述方式具有簡單直觀、容易掌握的優(yōu)點，是未來主要的發(fā)展趨勢。（2）描述方式高效化和統(tǒng)一化隨著EDA技術的不斷成熟，軟件和硬件的概念將日益模糊，使用單一的高級語言直接設計整個系統(tǒng)將是一個統(tǒng)一化的發(fā)展趨勢。隨著科技的進步，電子產(chǎn)品的更新日新月異，EDA技術作為電子產(chǎn)品開發(fā)研制的源動力，已成為現(xiàn)代電子設計的核心

12、。特別是EDA技術在我國尚未普及，掌握和普及這一全新的技術，將對我國電子技術的發(fā)展具有深遠的意義。1.2硬件描述語言一一VHDL1.2.1 VHDL的簡介VHDL語言是一種用于電路設計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言。但是，由于它在一定程度上滿足了當時的設計需求，于是他在1987年成為AI/IEEE的標準（IEEESTD1076-1987）。1993年更進一步修訂，變得更加完備，成為AI/IEEE的AI/IEEESTD1076-1993標準。目前，大多數(shù)的CAET商出品的EDA軟件都兼容了這種標準

13、。自IEEE公布了VHD啲標準版本，IEEE-1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，或宣布自己的設計工具可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL即IEEE標準的1076-1993版本，（簡稱93版）?，F(xiàn)在，VHDLffiVerilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDLTV

14、erilog語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。1.2.2 VHDL語言的特點VHDL的程序結構特點是將一項工程設計，關于用VHDLffi原理圖輸入進行CPLD/FPG般計的粗略比較：在設計中，如果采用原理圖輸入的設計方式是比較直觀的。你要設計的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習慣。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDLS統(tǒng)設計的基本點。應用VHDLt行工程設計的優(yōu)點是多方面的。（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了成為系統(tǒng)設計領域最佳的硬

15、件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。（3）VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。（4）對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL苗述設計轉變成門級網(wǎng)表。（5）VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必

16、管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。1.2.3 VHDL的設計流程它主要包括以下幾個步驟：1文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件2功能仿真：將文件調(diào)入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）3邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成.edf或.edif的EDA工業(yè)標準文件。4布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進行布線，即把設計好的

17、邏輯安放CPLD/FPGA內(nèi)。5時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真）通常以上過程可以都在CPLD/FPGA廠家提供的開發(fā)工具。1.3QuartusII概述QuartusII是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶

18、圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。此外，QuartusII通過和DSPBuilder工具與Matlab/Simulink相結合，可以方便地實現(xiàn)各種DSP應用系統(tǒng)；支持Altera的片上可編程系統(tǒng)(SOPC)開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。MaxplusII作為Al

19、tera的上一代PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。目前Altera已經(jīng)停止了對MaxplusII的更新支持，QuartusII與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在QuartusII中包含了許多諸如SignalTapII、ChipEditor和RTLViewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了MaxplusII友好的圖形界面及簡便的使用方法。AlteraQuartusII作為一種可編程邏輯的設計環(huán)境,由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。211.3.1軟件的啟動方式方法一、直接雙

20、擊桌面上的圖標一工.，可以打開QuartusII7.2軟件；方法二、執(zhí)行：【開始】【程序】【Altera】【QuartusII7.2】【QuartusII7.2TalkBackInstall】菜單命令，可以打開軟件。啟動軟件后，若你的電腦沒有連接到Internet互聯(lián)網(wǎng)，會出現(xiàn)如下圖所示的提示，提示你沒有連接到Altera的官方網(wǎng)站，將無法獲得更新的資源。點擊確定繼續(xù)，因為這不影響軟件的正常使用圖1-1打開頁面第2章實驗原理根據(jù)實驗對要求本次的設計是運用VHDL語言在QuartusII7.2TalkBackInstall環(huán)境下設計并運行一個電子秒表。該秒表可以精確到百分之一秒并且記錄對范圍是0

21、0分00秒00毫秒59分59秒99毫秒。在設計的過程中需要運用分層的結構進行，運用例化語句在頂層實體中隊各個部件進行例化，使之達到電子秒表的要求。在設計時運用10進制計數(shù)器和6進制計數(shù)器對秒表的各個位置進行計數(shù)和顯示，在百分之一秒和十分之一秒對位置各用一個帶進位對10進制計數(shù)器來對其計數(shù)和顯示。秒和分的位置也運用一個帶進位的10進制計數(shù)器對其進行計數(shù)，十秒的位置著需要一個帶進位的6進制計數(shù)器對其進行計數(shù)，而十分的位置需要一個不帶進位對6進制計數(shù)器對其進行計數(shù)。將前一個位置的進位接到下一個位置的時鐘信號以完成各個位置計數(shù)情況和前面位置計數(shù)情況的鏈接。完成位置之間的鏈接在頂層實體的例化語句中完成。

22、本系統(tǒng)設計采用自頂向下的設計方案，系統(tǒng)的整體組裝設計原理圖如圖2-1所示，它主要由控制模塊、時基分頻模塊，計時模塊和顯示模塊四部分組成。各模塊分別完成計時過程的控制功能、計時功能與顯示功能。圖2-1系統(tǒng)設計原理框圖第3章電子秒表設計根據(jù)實驗內(nèi)容和實驗原理，寫出各個電路的VHDL語言，并且對各個電路進行仿真，并根據(jù)時序仿真圖觀察設計的電路是否正確。各個電路設計完成之后根據(jù)實驗內(nèi)容和實驗對擴展的要求設計出合適對頂層實體其中包括可以多次記錄的秒表需要的硬件電路的VHDL語言頂層實體描述。3.1分頻電路設計將輸入的時鐘信號頻率改變?yōu)槲覀冃枰臅r鐘頻率librabyieee;useieee.stdogi

23、c_1164.all;useieee.std_logic_unsigned.all;entitycounterisport(clk:instdogic;輸入的時鐘信號5MHzco:bufferstdogic);輸出的時鐘信號100Hzendcounter;architecturebhvofcounterisbeginprocess(clk)variablecoutinterger:=0;beginifclk'eventandclk='1'thencout:=cout+1;ifcout<=25000thenco<='0'elsifcout<

24、;50000thenco<='1'elsecout:=0;endif;endif;endprocess;endarchitecture;圖3-1分頻電路的時序仿真圖圖3-2分頻控制電路模塊圖3.2 10進制計數(shù)器設計10進制計數(shù)器，對數(shù)字做記錄當計數(shù)器記錄到9之后產(chǎn)生進位，有進位端cont10、復位端rst10和使能端en10。libraryieee;10進制計數(shù)器useieee.stdogic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk10,rst10,en10:instd_logic;cq

25、10:outstdogic_vector(3downto0);cout10:outstd_logic);endentitycnt10;architectureoneofcnt10isbeginprocess(clk10,rst10,en10)variablecqi:stdogic_vector(3downto0);beginifrst10='1'thencqi:=(others=>'0');elsifclk10'eventandclk10='1'thenifen10='1'thenifcqi<9thencqi:

26、=cqi+1;elsecqi:=(others=>'0');endif;endif;endif;ifcqi=9thencout10<='1'elsecout10<='0'endif;cq10<=cqi;endprocess;endarchitectureone;A»：«n!OrltlQtmmmmmmL_m_bTf應廠洞師ifIT'Odfi3T、fenY&Trajyrti剛丈礦L1_JIl1rLTnIfO,ftncsADAI3A0»filmx.I.弓心diuI2ApH圖3-410

27、進制計數(shù)器時序仿真圖cnt10:u2elk10tout10enlOcgi0301r1Q圖3-310進制計數(shù)器RTL圖3.3 6進制計數(shù)器設計6進制計數(shù)器，對數(shù)字做記錄當計數(shù)器記錄到5之后產(chǎn)生進位，有進位端cont6、復位端rst6和使能端en6。libraryieee;useieee.stdogic_1164.all;useieee.std_logic_unsigned.all;entitycnt6isport(clk6,rst6,en6:instd_logic;cq6:outstdogic_vector(3downto0);cout6:outstdogic);endentitycnt6;ar

28、chitectureoneofcnt6isbeginprocess(clk6,rst6,en6)variablecqi:stdogic_vector(3downto0);beginifrst6='1'thencqi:=(others=>'0');elsifclk6'eventandclk6='1'thenifen6='1'thenifcqi<5thencqi:=cqi+1;elsecqi:=(others=>'0');endif;endif;endif;ifcqi=5thencout6&l

29、t;='1'elsecout6<='0'endif;cq6<=cqi;endprocess;endarchitectureone;ciriDrd10crrt10:u2coutIDcq10(301圖3-56進制計數(shù)器RTL圖訃M±deiTriR-世ajA英A11；54niL<k£C>3LOO0ni1100nibISO0in1丸01400I彌0niIWGheJTQQ"1SQ0an*0A(2；riji/injumjuuuuuinnnmuumjuumrumrwwuuiwvinnnnnjirnnn刃iI?Qli.!_L

30、圖3-66進制計數(shù)器時序仿真圖3.4電子秒表設計根據(jù)上面設計的10進制計數(shù)器、6進制計數(shù)器和分頻器設計一個簡單的秒表，可以記錄一個秒表的數(shù)據(jù)。libraryieee;useieee.stdogic_1164.all;entityclockisport(clkk:instd_logic;外接時鐘信號enn:instd_logic;使能信號rstt:instd_logic;復位信號set:outstdogic_vector(23downto0);輸出數(shù)據(jù)endentity;architectureoneofmiaobiaoiscomponentcnt10is調(diào)用10進制計數(shù)器聲明語句port(cl

31、k10,rst10,en10:instd_logic;cq1O:outstdogic_vector(3downto0);cout10:outstd_logic);endcomponent;componentcnt6is調(diào)用6進制計數(shù)器聲明語句port(clk6,rst6,en6:instdogic;cq6:outstdogic_vector(3downto0);cout6:outstdogic);endcomponent;componentcounterIS調(diào)用分頻器聲明語句port(clk:instd_logic;co:outstd_logic);endcomponent;signalclk

32、1:std_logic;signalclk2:std_logic;signalclk3:std_logic;signalclk4:std_logic;signalclk5:std_logic;signalclk6:std_logic;signalsett:stdogic_vector(23downto0);beginu1:counterportmap(clk=>clkk,co=>c1)例化語句u2:cnt10portmap(clk10=>clk1,rst10=>rstt,en10=>enn,cq10=>sett(3downto0),cout10=>cl

33、k2);u3:cnt10portmap(clk10=>clk2,rst10=>rstt,en10=>enn,cq10=>sett(7downto4),cout10=>clk3);u4:cnt10portmap(clk10=>clk3,rst10=>rstt,en10=>enn,cq10=>sett(11downto8),cout10=>clk4);u5:cnt6portmap(clk6=>clk4,rst6=>rstt,en6=>enn,cq6=>sett(15downto12),cout6=>clk5)

34、;u6:cnt10portmap(clk10=>clk5,rst10=>rstt,en10=>enn,cq10=>sett(19downto16),cout10=>clk6);u7:cnt6portmap(clk6=>clk6,rst6=>rstt,en6=>enn,cq6=>sett(23downto20);set<=sett;endarchitectureone;15.6：JB-UCLKACLRA切UTOUT丸10JIMETCTAAbp呂10.0ns20.0tn百30.0ns40'.0n豈50.0hepr疋I耳_ri15箭

35、5“迎"PU煎兀甸證丸陰R泗泌顧打1司仞L(J13如扛m擰顧打mL0田燈5TH魂匹圖3-8電子秒表時序仿真圖3.5實驗擴展根據(jù)實驗的內(nèi)容可以適當?shù)奶砑右恍┯袑嶋H作用和可行性的功能，如可以記錄并顯示多個數(shù)據(jù)。根據(jù)擴展的內(nèi)容設計相應的電路和模塊來完成擴展的內(nèi)容。比如記錄和顯示多個數(shù)據(jù)，可以用多個秒表進行計數(shù)，在秒表電路的后面可以添加一個選擇電路，運用選擇電路選擇需要輸出的那個秒表的數(shù)值。3.5.1 選擇電路設計根據(jù)輸入的rea信號，在顯示器上顯示出不同秒表記錄的數(shù)值。libraryieee;useieee.stdogic_1164.all;entitychooseisport(lk:in

36、std_logic;控制信號s1:instd_logic_vector(23downto0);秒表一的數(shù)據(jù)s2:instd_logic_vector(23downto0);秒表二的數(shù)據(jù)o:outstdogic_vector(23downto0);輸出的數(shù)據(jù)endentity;architectureoneofchooseisbeginprocess(lk)beginiflk='1'theno<=s1;elseo<=s2;endif;endprocess;endarchitectureoneehO'>s4-uS圖3-9選擇電路RTL圖3.5.2 多次記錄

37、數(shù)據(jù)秒表設計根據(jù)兩個使能端ennlenn2和rea信號來控制秒表1、2的輸出顯示在libraryieee;useieee.std_logic_1164.all;entityclocksisport(clk1:instd_logic;號5MHzenn1:instdogic;表表一使能信號表二使能信號enn2:instdogicrst1:instd_logicrea:instd_logicset1:outstd_logic_vector(23downto0);endentity;componentchooseisport(lk:instd_logic;調(diào)用選擇電路聲明語句architectureo

38、neofmiaobiao2is調(diào)用秒表聲明語句s1:instd_logic_vector(23downto0);s2:instd_logic_vector(23downto0);o:outstd_logic_vector(23downto0);endcomponent;componentclockisport(clkk:instdogic;enn:instd_logic;rstt:instdogic;set:outstd_logic_vector(23downto0);endcomponent;signala,b,c,d:std_logic_vector(23downto0);begin例化語

39、句u1:clockportmap(clkk=>clk1,enn=>enn1,rstt=>rst1,set=>a);u3:clockportmap(clkk=>clk1,enn=>enn2,rstt=>rst1,set=>c);u5:chooseportmap(lk=>rea,s1=>a,s2=>c,o=>set1);endarchitectureone;圖3-10可多次記錄秒表RTL圖Wider丁nneBdr1£.9£nsPorter蜀品曰Irtd沁heEndWQm1.00D枯imp皿1203tf1Wp

40、利HDUit190pnt18<pmilDpnt*口clkL【ijmnmi】innnnRwinrTT'mrm”titht”'Tnr'nFrnr川汀Tiwmirw：礎rwnjmiwjnirmiriwill廠<xnZTIB.1iil_AIT*ril)->'r；'r：i»i：or：.':i:i：11j：:ij,<r.i一代畫匸WJIQ剛即Pp>J加阿他圖3-11可多次記錄秒表時序仿真圖3.6電子秒表下載實現(xiàn)新建一個工程，工程名為clocks，在工程中建立多個VHDL文件包括：cntIO.vhd、cnt6.vhd、c

41、ounter.vhd、clock.vhd和clocks.vhd。編譯頂層文件，對編譯的結果進行仿真，引腳分配，下載到硬件中等等。1. 編譯程序并且驗證VHDL語言是否正確無誤，采用功能仿真。2. 建立波形圖文件，并對輸入端進行賦值，并運行得到如圖3-11的波形圖。3. 進行引腳分配，如圖3-12所示。4. 下載到實驗室的芯片（KXDN系列）中并運行，如圖3-13所示。aHIiMI.1."4-K-U-Bi>«M-a.UTJBLB.4_d刁491.丄IU"TF!»#A*!,*S'：CkUa4vTfSi«i)R.L'-'

42、爭上寺E.*IJ右于HU如|卷已祖加右chttn.妙mJFHII麻rl心暫-丿lz;LILi.-.-:.41:4£Jn刁-:.'.I11l-nn-,二.'L*,o-】*oaa丹百和1屮川¥1佢«takQl囚>:M£；'巒EhKs-9O叫4二+JTLH聲Frijc砒&tadPNmCTTClWa“QrI'jfMaciQLUpdt»<lICUMHtl剛z叩s*UJdU/LnLT瑪£>E*UtlMIuiiSWI1+|i>JrUWflU|CtfEiilsrtl(jr口/Ent5&#

43、171;im-tims«ipiOutputSKlfe)*1mvfats囲1燈鍛為*1(?d】皿Uu；UUteniriWi補*巧<LHF4arwlfTopviewWireBend,withExposedPadCycloneIIIEP3C5E144C8*R¥IntobCaBll<pME&ciCLDsocfflrtdefi1tviire|5-|jLUfiC”Qu*re-jfCuiijpcEiffic*cfirauQhCvlLzeEa：EIiIbdAu&gsim工l4Xll.tL-XSBtFVlJelI£1&111=11：:412dISgU21Jk*【I臉AfcrtlRJAJlJlI：羽khFgFf冋利-g9IIS*I出JV匸JOIt-V-圖3-12引腳分配圖示器I分分秒圖3-13程序下載到芯片效果圖結論通過此次課程設計，讓我對EDA這門技術有了更深的體會，并更好的學會了使用QuartusU軟件進行硬件設計。在編寫程序的過程中，遇到了很多