第三章 組合電路分析與設計

1、第第 3 章組合邏輯電路的分析與設計章組合邏輯電路的分析與設計3.13.1概述概述3.23.2組合邏輯電路的分析和設計方法組合邏輯電路的分析和設計方法3.33.3編碼器和編碼器和譯碼器譯碼器3.43.4數(shù)據(jù)選擇器與數(shù)據(jù)分配器數(shù)據(jù)選擇器與數(shù)據(jù)分配器3.53.5加法器和數(shù)值比較器加法器和數(shù)值比較器3.63.6組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險3.73.7本章小結本章小結主要要求：主要要求： 掌握組合邏輯電路和時序邏輯電路的概念。掌握組合邏輯電路和時序邏輯電路的概念。 了解組合邏輯電路的特點與描述方法。了解組合邏輯電路的特點與描述方法。 指任何時刻的輸出僅取決于指任何時刻的輸出僅取決于

2、該時刻輸入信號的組合，而與電該時刻輸入信號的組合，而與電路原有的狀態(tài)無關的電路。路原有的狀態(tài)無關的電路。 數(shù)字電路根據(jù)邏輯功能特點的不同分為數(shù)字電路根據(jù)邏輯功能特點的不同分為 組合邏輯電路組合邏輯電路 時序邏輯電路時序邏輯電路 指任何時刻的輸出不僅取決指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關的電路。與電路原有的狀態(tài)有關的電路。 組合邏輯電路的邏輯功能特點：組合邏輯電路的邏輯功能特點： 沒有存儲和記憶作用。沒有存儲和記憶作用。 組合電路的組成特點：組合電路的組成特點： 由門電路構成，不含記憶單元，只存在從輸入到輸由門電路構成，不含記憶單

3、元，只存在從輸入到輸出的通路，沒有反饋回路。出的通路，沒有反饋回路。 組合電路的描述方法主要有組合電路的描述方法主要有:邏輯表達式、邏輯表達式、真值表、卡諾圖和邏輯圖等。真值表、卡諾圖和邏輯圖等。 I1I2InY1Y2Ym組合邏輯組合邏輯電路電路( ) ( )nnY tF I t三、組合電路分類三、組合電路分類按邏輯功能不同：按邏輯功能不同：加法器加法器 比較器比較器 編碼器編碼器 譯碼器譯碼器 數(shù)據(jù)選擇器和分配器數(shù)據(jù)選擇器和分配器 只讀存儲器只讀存儲器按開關元件不同：按開關元件不同：CMOS TTL按集成度不同：按集成度不同：SSI MSI LSI VLSIY1=F1（I1、I2、, In

4、）Y2=F2（I1、I2、, In ）Ym=Fm（I1、I2、, In ）主要要求：主要要求：理解組合邏輯電路分析與設計的基本方法。理解組合邏輯電路分析與設計的基本方法。熟練掌握邏輯功能的邏輯表達式、真值表、熟練掌握邏輯功能的邏輯表達式、真值表、卡諾圖和邏輯圖表示法及其相互轉(zhuǎn)換?？ㄖZ圖和邏輯圖表示法及其相互轉(zhuǎn)換。分析思路：分析思路：基本步驟：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關系，根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關系，從而確定電路的邏輯功能。從而確定電路的邏輯功能。 根據(jù)給定邏輯圖根據(jù)給定邏輯圖寫出輸出邏輯式寫出輸出邏輯式，并進行必要的化簡，并進行必要的化簡列真值表列真值表

5、分析邏輯功能分析邏輯功能ABCY& 1 YAB1YBC2YCA32Y3Y 2 YAB BC CAYYY YAB BC AC1231Y邏輯圖邏輯圖邏輯表邏輯表達式達式 1 最簡與或最簡與或表達式表達式化簡 2 從輸入到輸出逐級寫出A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 最簡與或最簡與或表達式表達式 3 真值表真值表YAB BC CA 3 4 電路的邏電路的邏輯功能輯功能當輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有

6、2票或3票同意，表決就通過。 4 例例 分析下圖所示邏輯分析下圖所示邏輯 電路的功能。電路的功能。解：解： ( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式BAY 1ABCCBACBACBA CBACBA )(CYY 1CBA ABCYY1YY1001010100111( (3) )分析邏輯功能分析邏輯功能( (2) )列邏輯函數(shù)真值表列邏輯函數(shù)真值表111011101001110010100000YCBA輸輸 出出輸輸 入入01010000111100001111根據(jù)異或功能可列出真值表如右表；根據(jù)異或功能可列出真值表如右表；也可先求標準與或式，然后得真值表。后也可先求標準與或式，然后得真

7、值表。后者是分析電路的常用方法，下面介紹之。者是分析電路的常用方法，下面介紹之。通過分析真值表通過分析真值表特點來說明功能。特點來說明功能。 A、B、C 三個輸入變量中，有奇數(shù)個三個輸入變量中，有奇數(shù)個 1時，輸出為時，輸出為 1，否則輸出為，否則輸出為 0。因此，圖示。因此，圖示電路為三位判奇電路，又稱奇校驗電路。電路為三位判奇電路，又稱奇校驗電路。0101001100111111 初學者一般從輸入向輸出逐級寫出各初學者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。熟練后可從輸出向輸個門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個電路的輸出邏輯式。入直接推出整個電路的輸出邏輯式。 由由 Si

8、 表達式可知，表達式可知，當輸入有奇數(shù)個當輸入有奇數(shù)個 1 時，時，Si = 1，否則，否則 Si = 0。 例例 分析下圖電路的邏輯功能。分析下圖電路的邏輯功能。解：解：( (2) )列真值表列真值表( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式AiBiCi-1CiSi1iiiiiiC( AB )CABiiiiiiiiA BCA BCA B11AiBi Ci-10100 01 11 10 1 1 1 1111011101001110010100000CiSiCi-1BiAi輸輸 出出輸輸 入入11110000由由 Ci-1 表達表達式可畫出其式可畫出其卡諾圖為：卡諾圖為：11101000

9、可列出真值表為可列出真值表為iiiiSABC1( (3) )分析邏輯功能分析邏輯功能將兩個一位二進制數(shù)將兩個一位二進制數(shù) Ai 、Bi 與低位來的進與低位來的進位位 Ci- -1 相加，相加，Si 為本位和，為本位和，Ci 為向高位產(chǎn)生的為向高位產(chǎn)生的進位。這種功能的電路稱為全加器。進位。這種功能的電路稱為全加器。設計思路：設計思路：基本步驟：基本步驟： 分析給定邏輯要求，設計出能實現(xiàn)該功能分析給定邏輯要求，設計出能實現(xiàn)該功能的組合邏輯電路。的組合邏輯電路。 分析設計要求并分析設計要求并列出真值表列出真值表求求最簡輸出最簡輸出邏輯式邏輯式畫邏輯圖。畫邏輯圖。 首先分析給定問題，弄清楚輸入變量和

10、輸出變量是首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值哪些，并規(guī)定它們的符號與邏輯取值( (即規(guī)定它們何時即規(guī)定它們何時取值取值 0 ，何時取值，何時取值1) ) 。然后分析輸出變量和輸入變量。然后分析輸出變量和輸入變量間的邏輯關系，列出真值表。間的邏輯關系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變?nèi)缓蟾鶕?jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應的最簡式。換為與門類型對應的最簡式。 下面通過例題學習下面通過例題學習如何設計組合邏輯電路如何設計組合邏

11、輯電路 ( (一一) )單輸出組合邏輯電路設計舉例單輸出組合邏輯電路設計舉例 例例 設計一個設計一個A、B、C三人表決電路。當表決某個提案時，三人表決電路。當表決某個提案時，多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權。用與非門實現(xiàn)。具有否決權。用與非門實現(xiàn)。解：解： ( (1) )分析設計要求，列出真值表分析設計要求，列出真值表設設 A、B、C 同意提案時取值同意提案時取值為為 1，不同意時取值為，不同意時取值為 0；Y 表示表示表決結果，提案通過則取值為表決結果，提案通過則取值為 1，否則取值為否則取值為 0?？傻谜嬷当砣缬?。可得真值表如右。A、B、C三人表決電路三人表

12、決電路多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權具有否決權111011101001110010100000YCBA輸出輸出輸輸 入入0000000011111111110( (2) )化簡輸出函數(shù)化簡輸出函數(shù)Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用與非門實現(xiàn)用與非門實現(xiàn)，并求最簡與非式，并求最簡與非式=AC+AB=ACAB( (3) )根據(jù)輸出邏輯式畫邏輯圖根據(jù)輸出邏輯式畫邏輯圖YABCY =ACABBiAi輸輸 入入CiSi輸輸 出出相加的兩個數(shù)相加的兩個數(shù)本位和本位和向高位的進位向高位的進位解：解：( (2) ) 求最簡輸出函數(shù)

13、式求最簡輸出函數(shù)式Ci = Ai Bi( (3) ) 畫邏輯圖畫邏輯圖iiiSAB10110101011000111BiAi輸輸 入入CiSi輸輸 出出00 例例 試設計半加器試設計半加器電路。電路。將兩個將兩個 1 位二進制位二進制數(shù)相加，而不考慮低位數(shù)相加，而不考慮低位進位的運算電路，稱為進位的運算電路，稱為半加器。半加器。SiCiAiBi( (1) )分析設計要求，分析設計要求， 列真值表。列真值表。 ( (二二) )多多輸出組合邏輯電路設計舉例輸出組合邏輯電路設計舉例 例例 2 設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有

14、一個亮，否則視路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。 解解 1. 定義變量定義變量輸入變量：輸入變量：1 - 亮亮0 - 滅滅輸出變量：輸出變量：R（紅紅）Y（黃黃）G（綠綠）Z（有無故障有無故障）1 - 有有0 - 無無列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1100101112. 卡諾圖化簡卡諾圖化簡RYG0100 01 11 1011111ZR Y GRY RGYGZR Y GRYRGYG3. 畫邏輯圖畫邏輯圖&1&am

15、p;111RGYZ真值表真值表電路功電路功能描述能描述：設計一個樓上、樓下開關的控制邏輯電路設計一個樓上、樓下開關的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下來控制樓梯上的路燈，使之在上樓前，用樓下開關打開電燈，上樓后，用樓上開關關滅電燈；開關打開電燈，上樓后，用樓上開關關滅電燈；或者在下樓前，用樓上開關打開電燈，下樓后，或者在下樓前，用樓上開關打開電燈，下樓后，用樓下開關關滅電燈。用樓下開關關滅電燈。設樓上開關為設樓上開關為A，樓下開關為，樓下開關為B，燈泡為，燈泡為Y。并。并設設A、B閉合時為閉合時為1，斷開時為，斷開時為0；燈亮時；燈亮時Y為為1，燈滅時燈滅時Y為為0。根據(jù)邏輯

16、要求列出真值表。根據(jù)邏輯要求列出真值表。A BY0 00 11 01 10110 1 窮舉法 1 2 邏輯表達式邏輯表達式或卡諾圖或卡諾圖最簡與或最簡與或表達式表達式化簡 3 2 YABAB已為最簡與或表達式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY&ABY=1用與非門實現(xiàn)YAB ABYAB用異或門實現(xiàn)3.3 編碼器和譯碼器編碼器和譯碼器3.3.1編碼器編碼器3.3.2譯碼器譯碼器將二進制數(shù)碼按一定的規(guī)則組成代碼表示一個特定的對象，稱為二進制編碼。 分類：優(yōu)先編碼器普通編碼器不可同時輸入二個或以上的輸入信號，否則電路的邏輯功能將產(chǎn)生混亂 允許輸入二個或二個以上的輸入信號，當

17、輸入二個或以上信號時，優(yōu)先編碼器只對優(yōu)先級別最高的輸入信號進行編碼，邏輯關系不會混亂。 常用類型： 8線3線優(yōu)先編碼器16線4線優(yōu)先編碼器10線4線優(yōu)先編碼器 I0 I1 I2 I3 I4 I5 I6 I7 C B A8-3線編碼器8-3線編碼器ABCIIIIIIII01234567功能表3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0

18、0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真真值值表表YII II I II I I IIIIIYII II I I I II I I I I IIII I II I IYII I II I I I II I I I I I III II I II I I I27767657654765417767654376543276543542077657654376543217656436421邏輯表達式邏輯表達式輸入輸入輸出輸出為原為原變量變量邏邏輯輯圖圖輸入輸入輸出輸出為反為反變量變量Y2Y1Y0111

19、1&11111111111I7I6I5I4I3I2I1I0111Y2Y1Y0I7I6I5I4I3I2I1I0邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&110線-4線優(yōu)先編碼器 在每一個輸入端和輸出端都加上反相器，便可得到輸在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的入和輸出均為反變量的8421 BCD碼優(yōu)先編碼器。碼優(yōu)先編碼器。 3.3.2 譯碼器譯碼器（Decoder）編碼的逆過程，將二進制代碼翻譯為原來的含義編碼的逆過程，將二進制代碼翻譯為原來的含義一

20、、二進制譯碼器一、二進制譯碼器(Binary Decoder) 輸入輸入 n 位二位二進制代碼進制代碼如：如： 2 線線 4 線譯碼器線譯碼器 3 線線 8 線譯碼器線譯碼器4 線線 16 線譯碼器線譯碼器A0Y0A1An-1Y1Ym-1二進制二進制譯碼器譯碼器輸出輸出 m 個個信號信號 m = 2n1. 三位二進制譯碼器三位二進制譯碼器( 3 線線 8 線線)真值表真值表函數(shù)式函數(shù)式YA A A72100120AAAY 0121AAAY YA A A2210YA A A32100124AAAY 0125AAAY YA A A6210A0Y0A1A2Y1Y73 位位二進制二進制譯碼器譯碼器A

21、A A210Y Y Y Y Y Y Y Y765432100 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 13 線線 - 8 線譯碼器邏輯圖線譯碼器邏輯圖000 輸出低電平有效輸出低電平有效11111101Y7Y6Y5Y4Y3Y2Y1Y0A2A1A0工作原理：工作原理：&A2A2A1A1A0A011111

22、1001111101110101011111101111101111100111110111011111111011011011111111011111112. 集成集成 3 線線 8 線譯碼器線譯碼器 - 74LS138引腳排列圖引腳排列圖功能示意圖功能示意圖321 SSS、輸入選通控制端輸入選通控制端2S SS1301或或芯片芯片禁止禁止工作工作S SS12310且且芯片芯片正常正常工作工作VCC 地地1324567816 15 14 13 12 11 10974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138Y0 Y1 Y2 Y

23、3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 二進制譯碼器的級聯(lián)二進制譯碼器的級聯(lián) 兩片兩片3 線線 8 線線4 線線-16 線線Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位Y7 10工作工作禁止禁止有輸出有輸出無輸出無輸出 1禁止禁止工作工作無輸出無輸出有輸出有輸出0

24、 78 15三片三片 3 線線- 8 線線5 線線 - 24 線線34 AA（1）（）（2）（）（3）輸輸 出出工工 禁禁 禁禁70 YY禁禁 工工 禁禁158 YY禁禁 禁禁 工工2316 YY0 00 11 01 1禁禁 禁禁 禁禁全為全為 1Y0Y7Y16Y23Y8Y1574LS138 (1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y7 74LS138 (3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y7 74LS138 (2)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC

25、STA Y7 A0A1A2A3A41半導體顯示半導體顯示(LED)液晶顯示液晶顯示(LCD)共陽極共陽極每字段是一只每字段是一只發(fā)光二極管發(fā)光二極管三、顯示譯碼器三、顯示譯碼器數(shù)碼顯示器數(shù)碼顯示器aebcfgdabcdefgR+ 5 VYaA3A2A1A0+VCC+VCC顯示顯示譯碼器譯碼器共陽共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100111100010010000110100110001001000010000000111100000000000100 低電平低電平驅(qū)動驅(qū)動020213AAAAAAYa 共陰

26、極共陰極abcdefgR+5 VYaA3A2A1A0+VCC顯示顯示譯碼器譯碼器共陰共陰YbYcYdYeYfYg 高電平高電平驅(qū)動驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd020213AAAAAAYa 數(shù)數(shù)據(jù)據(jù)傳傳輸輸方方式式0110發(fā)送發(fā)送0110并行傳送并行傳送0110串行傳送串行傳送并并- -串轉(zhuǎn)換：串轉(zhuǎn)換：數(shù)據(jù)選擇器數(shù)據(jù)選擇器串串- -并轉(zhuǎn)換：并轉(zhuǎn)換：數(shù)據(jù)分配器數(shù)據(jù)分配器3. 4 數(shù)據(jù)選擇器和

27、分配器數(shù)據(jù)選擇器和分配器接收接收0110 在發(fā)送端和接收端不需要在發(fā)送端和接收端不需要數(shù)據(jù)數(shù)據(jù) 并并-串串 或或 串串-并并 轉(zhuǎn)換裝置，轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當?shù)课粩?shù)據(jù)各占一條傳輸線，當傳送數(shù)據(jù)位數(shù)增多時，成本較高，傳送數(shù)據(jù)位數(shù)增多時，成本較高，且很難實現(xiàn)。且很難實現(xiàn)。3. 4. 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 ( Data Selector )能夠從能夠從多路多路數(shù)據(jù)輸入中數(shù)據(jù)輸入中選擇一路選擇一路作為輸出的電路作為輸出的電路一、一、4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸輸入入數(shù)數(shù)據(jù)據(jù)輸輸出出數(shù)數(shù)據(jù)據(jù)選擇控制信號選擇控制信號A0Y4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器D0D3D1D2A11.

28、工作原理工作原理0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 2. 真值表真值表D1 0 1D2 1 0D3 1 1Y D1D2D33. 函數(shù)式函數(shù)式 013012011010AADAADAADAADY 一、一、4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器3. 函數(shù)式函數(shù)式013012011010AADAADAADAADY 4. 邏輯圖邏輯圖33221100 DmDmDmDm 1&11YA11A0D0D1D2D30 0 0 1 1 0 1 1 = D0= D1= D2= D3 二、集成數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器1. 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器74151

29、 74LS151 74251 74LS251管管腳腳排排列列圖圖功功能能示示意意圖圖選通控制端選通控制端 SVCC 地地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y SMUXD7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端地址端D7 D0 數(shù)據(jù)輸入端數(shù)據(jù)輸入端數(shù)數(shù)據(jù)據(jù)輸輸出出端端、 YY1 0

30、 YY012701210120AAADAAADAAADY 1 S 當時 ，選擇器被禁止 0 S 當時 ，選擇器被選中（使能 ）2. 集成數(shù)據(jù)選擇器的擴展集成數(shù)據(jù)選擇器的擴展兩片兩片 8 選選 1（74151）16 選選 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器A2 A1 A0 A3 D15 D81Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能0 70 D0 D7 D0 D7 1 使能使能禁止禁止D8 D15 0 D8 D15 3. 4. 2 數(shù)據(jù)分配器數(shù)據(jù)分配器 ( Data Demultiplexer )將

31、將 1 路路輸入數(shù)據(jù)，根據(jù)需要分別傳送到輸入數(shù)據(jù)，根據(jù)需要分別傳送到 m 個個輸出端輸出端一、一、1 路路-4 路數(shù)據(jù)分配器路數(shù)據(jù)分配器數(shù)據(jù)數(shù)據(jù)輸入輸入數(shù)據(jù)輸出數(shù)據(jù)輸出選擇控制選擇控制0 00 11 01 11A0A3210 YYYYD 0 0 00 D 0 00 0 D 00 0 0 D01AAD 01AAD 01AAD 01AAD &Y0&Y1&Y2&Y31A11A1DDA01 路路-4 路路數(shù)據(jù)分配器數(shù)據(jù)分配器Y0Y3Y1Y2A1真真值值表表函函數(shù)數(shù)式式邏輯圖邏輯圖二、集成數(shù)據(jù)分配器二、集成數(shù)據(jù)分配器用用 3 線線-8 線譯碼器線譯碼器可實現(xiàn)可實現(xiàn) 1 路

32、路-8 路路數(shù)據(jù)分配器數(shù)據(jù)分配器數(shù)據(jù)輸出數(shù)據(jù)輸出 S1 數(shù)據(jù)輸入（數(shù)據(jù)輸入（D） 32使使能能控控制制端端、 SS）數(shù)數(shù)據(jù)據(jù)輸輸出出（ 70DYY地址碼地址碼 數(shù)據(jù)輸入數(shù)據(jù)輸入( (任選一路任選一路) )74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 。實實現(xiàn)現(xiàn)數(shù)數(shù)據(jù)據(jù)分分配配器器的的功功能能時時 , 032 SSS2 數(shù)據(jù)輸入（數(shù)據(jù)輸入（D）數(shù)數(shù)據(jù)據(jù)輸輸出出（ 70DYY 21使使能能控控制制端端、 SS。實現(xiàn)數(shù)據(jù)分配器的功能實現(xiàn)數(shù)據(jù)分配器的功能時時 ,

33、 0 , 121 SS3.5 加法器和數(shù)值比較器加法器和數(shù)值比較器3.5.1 加法器加法器一、半加器和全加器一、半加器和全加器1. 半加器半加器（Half Adder）兩個兩個 1 位二進制數(shù)相加不考慮低位進位。位二進制數(shù)相加不考慮低位進位。iiBA iiCS 0 00 11 01 10 01 01 00 1iiiiiBABAS iiiBAC 真真值值表表函數(shù)式函數(shù)式ABAi+Bi = Si (和和) Ci (進位進位)邏邏輯輯圖圖曾曾用用符符號號國國標標符符號號半加器半加器（Half Adder）SiCi&AiBi=1COSiAiBiCiHASiAiBiCiiiiiiBABAS ii

34、iBAC 函函數(shù)數(shù)式式AB2. 全加器全加器（Full Adder）兩個兩個 1 位二進制數(shù)相加，考慮低位進位。位二進制數(shù)相加，考慮低位進位。 Ai + Bi + Ci -1 ( 低位進位低位進位 ) = Si ( 和和 ) Ci ( 向高位進位向高位進位 )1 0 1 1 - A 1 1 1 0- B+- 低位進位低位進位100101111真真值值表表1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 1111 iiiiiiiiiiiiiCBACBACBACBAC標準標準與或式與或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01

35、1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1- S高位進位高位進位0邏輯圖邏輯圖(a) 用用與門與門、或門或門和和非門非門實現(xiàn)實現(xiàn)曾用符號曾用符號國標符號國標符號COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-111111 iiiiiiiiiiiiiCBACBACBACBAS11 iiiiiiiCBCABAC(b) 用用與或非門與或非門和和非門非門實現(xiàn)實現(xiàn)&1&1111CiSiAiBiCi-1 ( (二二) ) 多位加法器多位加法器 實現(xiàn)多位加法運算的電路實現(xiàn)多位加法運算的電路其低位進

36、位輸出端依次連至相鄰高其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入端接位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等到低位地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進位方式稱運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并和最低位進位數(shù)形成。各位運算并行進行。運算速度快。行進行。運算速度快。串行進位加法器串行進位加法器超前進位加法器超前進位加法器串行進位加法器舉例串行進位加法器舉例A3B3C3S3COCIS2S1S0A2B2A1

37、B1A0B0COCICOCICOCICI加數(shù)加數(shù) A 輸入輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)加數(shù) B 輸入輸入低位的進位輸出低位的進位輸出 CO 依次加到相鄰高位依次加到相鄰高位的進位輸入端的進位輸入端 CI 。相加結果讀數(shù)為相加結果讀數(shù)為 C3S3S2S1S0和數(shù)和數(shù)進位數(shù)進位數(shù)特點：特點：電路簡單，連接方便電路簡單，連接方便速度低速度低 = 4 tpdtpd 1位全加器的平均位全加器的平均 傳輸延遲時間傳輸延遲時間 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3C

38、OS SCI2. 超前進位加法器超前進位加法器 作加法運算時，總進位信號由輸入二進制數(shù)直接作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。產(chǎn)生。1000000)( CBABAC011111)(CBABAC 1000001111)()( CBABABABA特點特點優(yōu)點：速度快優(yōu)點：速度快缺點：電路比較復雜缺點：電路比較復雜應用舉例應用舉例8421 BCD 碼碼 余余 3 碼碼1 )( iiiiiiCBABAC超前進位加法器舉例：超前進位加法器舉例：74LS283相加結果讀數(shù)相加結果讀數(shù)為為 C3S3S2S1S0 4 位二進制加位二進制加數(shù)數(shù) B 輸入端輸入端 4 位二進制加位二進制加數(shù)數(shù) A 輸

39、入端輸入端低位片進位輸入端低位片進位輸入端本位和輸出端本位和輸出端向高位片的向高位片的進位輸出進位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3CT74LS283邏輯符號邏輯符號邏輯結構示意圖邏輯結構示意圖集成芯片集成芯片74283 74LS283超前進位電路超前進位電路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICI3. 5. 2 數(shù)值比較器數(shù)值比較器（Digital Comparator）一、一、1 位數(shù)值比較器位數(shù)值比較器0 00 11 01 10 1 00 0 11 0 00 1 0真真值值表表函數(shù)式函數(shù)式邏輯圖

40、邏輯圖 用與非門用與非門和非門實現(xiàn)和非門實現(xiàn)Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A BG = 1真值表真值表B = B3B2B1B0LGM4 4位數(shù)值比較器位數(shù)值比較器A3 B3 A2 B2 A1 B1 A0 B0G = (A3 B3)(A2 B2) (A1 B1)(A0 B0)&1&1&1&1&1&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A04 位數(shù)值比較器位數(shù)值比較器M = A3B3+ (A3 B3) A2B2

41、 + (A3 B3)(A2 B2) A1 B1+ (A3 B3)(A2 B2)(A1 B1) A0B0L = M+G1 位數(shù)值比較器位數(shù)值比較器3M3G2M2G1M1G0M0GAiMiBiAi BiAiBiLiGiAiBi&1&1&4 位集成數(shù)值比較器的真值表位集成數(shù)值比較器的真值表級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即 接低位芯片的接低位芯片的 FA B 。擴展：擴展：級級聯(lián)聯(lián)輸輸入入 集成數(shù)值比較器集成數(shù)值比較器 74LS85 (TTL) 兩片兩片 4 位位數(shù)值比較器數(shù)值比較器74LS85 AB74LS8

42、5 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74LS85比較輸出比較輸出1 8 位位數(shù)值比較器數(shù)值比較器低位比較結果低位比較結果高位比較結果高位比較結果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 3. 6 用用 MSI 實現(xiàn)組合邏輯函數(shù)實現(xiàn)組合邏輯函數(shù)3. 6. 1 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)一、基本原理和步驟一、基本原理和步驟1. 原理：原理：選擇器輸出為標準

43、與或式，含地址變量的選擇器輸出為標準與或式，含地址變量的全部最小項。例如全部最小項。例如 而任何組合邏輯函數(shù)都可以表示成為最小項之和而任何組合邏輯函數(shù)都可以表示成為最小項之和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。010110210310YD A AD A AD A AD A A02107210YD A A AD A A A4 選選 18 選選 12. 步驟步驟(1) 根據(jù)根據(jù) n = k - 1 確定數(shù)據(jù)選擇器的規(guī)模和型號確定數(shù)據(jù)選擇器的規(guī)模和型號(n 選擇器地址碼，選擇器地址碼，k 函數(shù)的變量個數(shù)函數(shù)的變量個數(shù))(2) 寫出函數(shù)的標準與或式和選擇器輸出信號表達式寫出函數(shù)

44、的標準與或式和選擇器輸出信號表達式(3) 對照比較確定選擇器各個輸入變量的表達式對照比較確定選擇器各個輸入變量的表達式 (4) 根據(jù)采用的數(shù)據(jù)選擇器和求出的表達式畫出連根據(jù)采用的數(shù)據(jù)選擇器和求出的表達式畫出連線圖線圖二、應用舉例二、應用舉例 例例 1 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù) 解解 (2) 標準與或式標準與或式FABCABCABCABCFABBCAC(1) n = k 1 = 3 1 = 2 可用可用 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS153數(shù)據(jù)選擇器數(shù)據(jù)選擇器010110210310YD A AD A AD A AD A A(3) 確定輸入變量和地址碼的對應關系確定

45、輸入變量和地址碼的對應關系令令 A1 = A, A0 = B10FAB CAB CABAB 則則 D0 = 0 D1 =D2 = C D3 = 1方法一：公式法方法一：公式法0123YD ABD ABD ABD ABFA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 畫連線圖畫連線圖(4) 畫連線圖畫連線圖(與方法一相同與方法一相同)方法二：圖形法方法二：圖形法按按 A、B 順序?qū)懗龊瘮?shù)的標準與或式順序?qū)懗龊瘮?shù)的標準與或式FABCABCABCABC含變量含變量 C 的的 F 的卡諾圖的卡諾圖含變量含變量 Di 的的 Y 的卡諾圖的卡諾圖AB0101A1A001010CC1D

46、0D1D2D3令令 A1 = A, A0 = B則則 D0 = 0 D1 =D2 = C D3 = 1例例 2 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù)3,4,5,6,7,8,9,10,12,14mZ 解解 (2) 函數(shù)函數(shù) Z 的標準與或式的標準與或式 ZA BCDABC DABCDABCDABCD AB C DAB CDABCDABC DABCD8 選選 1021012107210YD A A AD A A AD A A A(3) 確定輸入變量和地址碼的對應關系確定輸入變量和地址碼的對應關系(1) n = k-1 = 4-1 = 3若令若令A2 = A, A1= B, A0= C(4) 畫連線圖畫連線圖則則D2=D3 =D4 =1D0= 0用用 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS151ZA B C1DD1D1=D1234567111 ZmDmmmmDmDmD 00 m567DDDDY 74LS151D7D6D5D4D3D2D1D0A2A1A0S方法一：公式法方法一：公式法則則方法二：圖形法方法二：圖形法3,4,5,6,7,8,9,10,12,14mZ ABCD0001111000 01 11 100011111001111100012345670111 ZmmDmmmmDmDmD 00 m2341 ,DDDDm 112 mDm 613 mDm 7Dm 514 m01